DE4432432A1

DE4432432A1 - Multiplier for binary coded numbers

Info

Publication number: DE4432432A1
Application number: DE19944432432
Authority: DE
Inventors: Oliver Dipl Ing Salomon; Joerg-Michael Dipl Ing Green
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1994-09-12
Filing date: 1994-09-12
Publication date: 1996-03-14

Abstract

The multiplier has a matrix of adder stages, allowing the sign bit of the partial products, or their intermediate sums to be extended by several binary positions, with the extended sign bit inverted before being fed to the next adder series (R3), for additional of a `1`. A constant value of `1` is added instead of the sign bit in the highest value adder (HA) of this adder series. Pref. the multiplier uses a Booth circuit structure with a carry-save-logic, with several multiplier series (R1, R2, R4, R6) and intermediate adder series (R3, R5, R7). The highest value adder of one adder series can be replaced by an inverter, or an inverter signal is fed to the cascaded adder of the following adder series.

Description

Die Erfindung betrifft einen vereinfachten Multiplizierer für binärcodierte Zahlen in Carry-Save-Technik.The invention relates to a simplified multiplier for binary-coded numbers in carry-save technology.

Zum Multiplizieren binär codierter Zahlen sind unterschied liche Multipliziererstrukturen bekannt. Als Vier-Quadranten-Multiplizierer kann beispielsweise ein Feldmultiplizierer eingesetzt werden, dessen Algorithmus in der Zeitschrift "IEEE Transactions on Computers" Vol. C-22, No. 12, Dec. 1973, Seite 1045-1047 beschrieben ist. Vier-Quadranten-Mul tiplizierer können außer positiven Zahlen auch negative Zah len in Form von Zweierkomplementen bearbeiten. Beispielsweise werden durch Multiplikation des Multiplikanten mit jeweils einem Bit des Multiplikators Partialprodukte gebildet, von denen zunächst die niederwertigsten addiert werden. Zu der gebildeten Partialproduktzwischensumme wird dann jeweils ein weiteres Partialprodukt addiert. Es sind ebenfalls Multipli zierer bekannt, die zur Verkürzung der Rechenzeit mehrere Partialproduktzwischensummen parallel errechnen, die anschließend zusammengefaßt werden.There are differences for multiplying binary coded numbers multiplier structures known. As a four-quadrant multiplier can, for example, be a field multiplier be used, its algorithm in the magazine "IEEE Transactions on Computers" Vol. C-22, No. 12, Dec. 1973, page 1045-1047. Four quadrant mul In addition to positive numbers, multipliers can also have negative numbers Edit len in the form of two's complement. For example are obtained by multiplying the multiplier by a bit of the multiplier partial products formed by to which the least significant are added first. To the The partial product subtotal formed is then one further partial product added. They are also multiples ornaments known to reduce computing time several Calculate partial product subtotals in parallel, the then summarized.

Eine Grundregel beim Addieren von Zahlen in Zweierkomplement darstellungen erfordert, daß bei in Carry-Save-Technik ausge führten Multiplizierern (Addierern) eine Ergänzung der Vor zeichenbits (dies sind die höchstwertigen Bits) bis zur höch sten Wertigkeit des höchstwertigen Summanden bzw. Partialpro duktes erfolgt. Das bedeutet, daß jedes Vorzeichenbit in den einzelnen Addiererreihen an die Eingänge von weiteren Addie rern geführt werden muß. Besonders durch deren kapazitive Belastung wird die Laufzeit wesentlich erhöht. A basic rule when adding numbers in two's complement representations requires that in carry-out technique led multipliers (adders) to supplement the pre character bits (these are the most significant bits) up to the highest most important value of the most significant summand or partial prop product done. This means that each sign bit in the individual adder rows to the inputs of further addies must be led. Especially through their capacitive Load, the runtime is significantly increased.

Aufgabe der Erfindung ist es, einen Multiplizierer in Carry-Save-Technik mit verringerter Rechenzeit und vereinfachtem Aufbau anzugeben.The object of the invention is a multiplier in carry-save technology with reduced computing time and simplified Specify the structure.

Diese Aufgabe wird durch einen Multiplizierer gemäß Anspruch 1 gelöst.This object is claimed by a multiplier 1 solved.

Vorteilhafte Weiterbildungen der Erfindung sind in Unteran sprüchen angegeben.Advantageous developments of the invention are in Unteran sayings.

Ein besonderer Vorteil dieses Multiplizierers ist die verrin gerte Rechenzeit. Diese wird einmal durch das parallele Addieren der drei niederwertigsten Partialprodukte erreicht; zum anderen durch die Verringerung der zu treibenden Addie rereingänge.A particular advantage of this multiplier is that increased computing time. This is done by the parallel Adding the three least significant partial products achieved; on the other hand by reducing the addie to be driven inputs.

Eine weitere Laufzeitverringerung wird durch den Ersatz von Voll- oder Halbaddierern durch Inverter erzielt.A further reduction in runtime is achieved by replacing Full or half adders achieved by inverters.

Durch die vereinfachte Schaltungsanordnung wird die Layout fläche sowie der Leistungsverbrauch verringert.The layout is simplified due to the simplified circuit arrangement area and power consumption are reduced.

Bereits bei einem üblichen Feldmultiplizierer ergeben sich beträchtliche Schaltungsvereinfachungen. Diese Vorteile wer den bei "parallel arbeitenden" Feldmultiplizierern mit einer mehrere Bits umfassenden Vorzeichenbitergänzung natürlich noch größer.This is already the case with a conventional field multiplier considerable circuit simplifications. Those benefits who the field multipliers with "one working in parallel" sign bit supplement comprising several bits, of course even bigger.

Das Prinzip kann natürlich auch für Additionsschaltungen ver wendet werden. Diese entsprechen einem vereinfachten trivia len Multiplizierer, der anstelle von Partialprodukten ledig lich Summanden verarbeitet.The principle can of course also be used for addition circuits be applied. These correspond to a simplified trivia len multiplier that is single instead of partial products Lich summands processed.

Ausführungsbeispiele der Erfindung werden anhand von Figuren näher erläutert. Embodiments of the invention are based on figures explained in more detail.

Es zeigen:Show it:

Fig. 1 einen Feldmultiplizierer, Fig. 1 shows a field multiplier,

Fig. 2 eine verbesserte Ausführungsform des Feldmultipli zierers, Fig. 2 shows an improved embodiment of the Feldmultipli action element,

Fig. 3 einen weiter verbesserten Feldmultiplizierer, Fig. 3 shows a further improved field multiplier,

Fig. 4 einen optimierten Feldmultiplizierer, Fig. 4 an optimized field multiplier,

Fig. 5 einen Ausschnitt der Multipliziererschaltung mit einer 2-bit-Vorzeichenbitergänzung. Fig. 5 shows a detail of the multiplier circuit with a 2-bit sign bit.

Fig. 6 eine Variante dieser Multipliziererschaltung mit erfindungsgemäßer Vorzeichenbitergänzung Fig. 6 is a variant of this multiplier circuit with an inventive sign bit

Fig. 7 eine weiter vereinfachte Multipliziererteilschal tung und Fig. 7 shows a further simplified multiplier circuit and

Fig. 6 deren optimierte Ausführungsform. Fig. 6 their optimized embodiment.

In Fig. 1 ist ein Feldmultiplizierer dargestellt. In Multi pliziererreihen R1, R2, R3, R5 , R7 und R9 werden Partialpro dukte a₅ . . . a₀, b₅ . . . b₀, . . ., f₅ . . . f₀ durch Multiplikation des Multiplikanten x = x₅ . . . x₀ mit jeweils einem Bit des Multiplikators y = y₅ . . . y₀ gebildet. Die ersten drei Par tialprodukte a₅ . . . a₀, b₅ . . . b₀, c₅ . . . c₀ werden parallel in einer ersten Addiererreihe R4 zu einer "Zwischensumme" Z1 zusammengefaßt, die aus Summenbits "S" und Carrybits "C" besteht (diese sind in Fig. 1 aus Gründen der Übersichtlich keit nur beim Volladdierer VA44 bezeichnet).A field multiplier is shown in FIG . In multiplier series R1, R2, R3, R5, R7 and R9 partial products are a₅. . . a₀, b₅. . . b₀,. . ., f₅. . . f₀ by multiplying the multiplier x = x₅. . . x₀ with one bit each of the multiplier y = y₅. . . y₀ formed. The first three partial products a₅. . . a₀, b₅. . . b₀, c₅. . . c₀ are combined in parallel in a first adder row R4 to form a "subtotal" Z1, which consists of sum bits "S" and carry bits "C" (these are shown in FIG. 1 for reasons of clarity, only for the full adder VA44).

In weiteren Addiererreihen R6, R8 und R10 wird jeweils ein weiteres Partialprodukt d₅ . . . d₀, . . ., f₅ . . . f₀ zu diesem Zwi schenwert hinzuaddiert.In further adder rows R6, R8 and R10 one each another partial product d₅. . . d₀,. . ., f₅. . . for this tw added value.

Die zu vereinfachende Verdrahtung der Vorzeichenbits ist mit breiteren Linien dargestellt. In der ersten Addiererreihe R4 ist das Vorzeichenbit a₅ des ersten Partialproduktes a₅ . . . a₀ an die drei höchstwertigen Volladdierer VA44 . . . VA46 geführt und das Vorzeichenbit b₅ des zweiten Partialproduktes b₅ . . . b₀ ebenfalls an dieselben beiden höchstwertigen Vollad dierer VA45 und VA46 geführt. The wiring of the sign bits to be simplified is included shown broader lines. In the first adder row R4 is the sign bit a₅ of the first partial product a₅. . . a₀ to the three highest-quality full adders VA44. . . VA46 led and the sign bit b₅ of the second partial product b₅. . . b₀ also to the same two most significant full ad VA45 and VA46 led.

Bei der Addiererreihe R4 und den nächsten Addiererreihen ist jeweils das am höchstwertigen Volladdierer VA46, VA66, VA86, . . . abgegebene Summenbit um eine Bitstelle zu ergänzen.For the adder row R4 and the next adder rows is each on the highest value full adder VA46, VA66, VA86, . . . Sum bit given to add a bit position.

Das letzte Partialprodukt wird durch Multiplikation des Zweierkomplements des Multiplikanten x mit dem Vorzeichenbit y_k des Multiplikators y gebildet. In einem Endaddierer FA, z. B. einem Ripple-Addierer, wird das Endprodukt aus den Summen- und Carrybits errechnet.The last partial product is formed by multiplying the two's complement of the multiplier x by the sign bit y _{k of} the multiplier y. In a final adder FA, e.g. B. a ripple adder, the end product is calculated from the sum and carry bits.

Als Produkt wird bei einer Darstellung der negativen Zahlen im Zweierkomplement entsprechend (9) errechnet:The product is a representation of the negative numbers calculated in two's complement according to (9):

Die Schaltung soll im Bereich der höchstwertigen Volladdie rer VA46 . . . VAA6 vereinfacht werden.The circuit is said to be in the area of the most significant full addie rer VA46. . . VAA6 can be simplified.

Diese Schaltungsvereinfachung soll zunächst erläutert werden: Die Betrachtung soll sich zunächst nur auf Vorzeichenbits von zwei Zahlen beschränken, sie kann problemlos auf mehrere Zah len erweitert werden.This circuit simplification will first be explained: The consideration should initially only refer to sign bits of limit two numbers, it can easily be several numbers len are expanded.

In einem ersten Schritt wird die Vorzeichenbitergänzung für ein Vorzeichenbit a_k durch folgende Gleichung realisiert.In a first step, the sign bit supplement for a sign bit a _{k is implemented} by the following equation.

(2) a_k · 2^k+p . . . + . . . a_k · 2^k+2 + a_k · 2^k+1 + a_k · 2^k
= 2^k+p . . . ⊕ . . . 2^k+2 ⊕ · 2^k+1 ⊕ 2^k+1 ⊕ a_k 2^k (2) a _k · 2 ^{k + p} . . . +. . . a _k · 2 ^{k + 2} + a _k · 2 ^{k + 1} + a _k · 2 ^k
= 2 ^{k + p} . . . ⊕. . . 2 ^{k + 2} ⊕2 ^{k + 1} ⊕ 2 ^{k + 1} ⊕ a _k 2 ^k

⊕ = Modulo-2^k+p+1-Addition
k = Wertigkeit des Vorzeichenbits
k+p = Wertigkeit des ergänzten höchstwertigen Vorzeichenbits ⊕ = modulo-2 ^{k + p + 1} addition
k = significance of the sign bit
k + p = value of the supplemented most significant sign bit

Unter Vernachlässigung der niederwertigeren Bits gilt z. B. mit k = 5:Neglecting the lower bits, z. B. with k = 5:

(3) a₅ · 2⁷ + a₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶ und
(4) b₅ · 2⁷ + b₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶.
₅, ₅ = invertierte Vorzeichenbits(3) a₅ · 2⁷ + a₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶ and
(4) b₅ · 2⁷ + b₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶.
₅, ₅ = inverted sign bits

Eine Addition dieser Bits - ergänzt um die Addition der höchstwertigen Bits c₅, c₄ einer weiteren Zahl - läßt sich nach Wertigkeiten spaltenweise geordnet in Tabellenform darstellen:An addition of these bits - supplemented by the addition of the most significant bits c₅, c₄ another number - can sorted by value in columns in tabular form represent:

Die mittleren beiden Spalten sind entsprechend den Formeln (3) und (4) umgeformt. Bei den rechten beiden Spalten wurde die Addition der log. Einsen bereits durchgeführt.The middle two columns are according to the formulas (3) and (4) formed. The right two columns were the addition of the log. Ones already done.

Die in den rechten beiden Spalten dargestellte Umformung ist so zu interpretieren, daß die Summe durch Addition der inver tierten Vorzeichenbits der Wertigkeit 2⁶ und des Bits c₄ des dritten Partialproduktes sowie durch Addition einer logischen 1 und des Vorzeichenbits c₅ des dritten Partialproduktes errechnet wird.The transformation shown in the right two columns is to interpret so that the sum by adding the inv signed sign bits of the valency 2⁶ and the bit c₄ des third partial product and by adding a logical 1 and the sign bit c₅ of the third partial product is calculated.

In dem in Fig. 2 dargestellten Multiplizierer ist diese Ver einfachung in der ersten Addiererreihe R4 durchgeführt. Dem zweithöchstwertigen Volladdierer VA45 werden die Vorzeichen bits a₅ und b₅ invertiert zugeführt und der höchstwertige Volladdierer VA46 (Fig. 1) ist bereits durch einen Halb addierer HA46 ersetzt, dem außer dem Vorzeichenbit c₅ eine konstante logische 1 zugeführt ist.In the multiplier shown in FIG. 2, this simplification is carried out in the first adder row R4. The second most significant full adder VA45 is supplied with the signs bits a₅ and b zugeführt inverted and the most significant full adder VA46 ( FIG. 1) is already replaced by a half adder HA46, which is supplied with a constant logic 1 in addition to the sign bit c₅.

Selbstverständlich kann auch beim höchstwertigen Volladdierer VA46 (Fig. 1) bzw. beim Halbaddierer HA46 (Fig. 2) eine Um formung entsprechend Formel (2) bzw. (3) durchgeführt werden. Diese führt jedoch gegenüber den im folgenden beschriebenen Maßnahmen zu keiner weiteren Schaltungsvereinfachung.Of course, with the most significant full adder VA46 ( Fig. 1) or with the half adder HA46 ( Fig. 2), a reshaping according to formula (2) or (3) can be carried out. However, this does not lead to any further simplification of the circuit compared to the measures described below.

Entsprechend der logischen Funktion eines HalbaddierersAccording to the logical function of a half adder

(6) HA: S = e ⊕ 1 =
C = e · 1 = e(6) HA: S = e ⊕ 1 =
C = e · 1 = e

e = Eingangswerte = input value

kann die Schaltungsanordnung nach Fig. 2 weiter vereinfacht werden, indem zunächst der höchstwertige Halbaddierer HA46 durch einen Inverter ersetzt wird. Hierdurch erhält man Fig. 3.The circuit arrangement according to FIG. 2 can be further simplified by first replacing the most significant half adder HA46 by an inverter. This gives FIG. 3.

Den höchstwertigen Volladdierer VA66 der zweiten Addierer reihe R6 werden zueinander invertierte Eingangssignale zuge führt. In einem dritten Schritt kann daher dieser Volladdie rer - und die anderen höchstwertigen Volladdierer VA86 bis VAA6 - der weiteren Addiererreihen ersetzt werden gemäß:The most significant full adder VA66 of the second adder R6 series are inverted input signals leads. In a third step, this full addie can rer - and the other high-quality full adders VA86 bis VAA6 - the other adder series can be replaced according to:

(7) VA: S = c_m ⊕ e ⊕ = _m
C = c_m (e + ) + e = c_m (7) VA: S = c _m ⊕ e ⊕ = _m
C = c _m (e +) + e = c _m

Da stets zwei zueinander invertierte Eingangswerte e und zu verarbeiten sind ist ein Halbaddierer ausreichend, dem außer einem variablen Eingangswert c_m eine logische 1 zuge führt wird. In Fig. 3 erfolgte diese Vereinfachung bisher nur bei einem Volladdierer VA86 (Fig. 2), der durch einen Halbaddierer HA86 ersetzt wurde.Since two mutually inverted input values e and are always to be processed, a half adder is sufficient, to which a logic 1 is supplied in addition to a variable input value c _m . In Fig. 3, this simplification has so far only occurred with a full adder VA86 ( Fig. 2), which was replaced by a half adder HA86.

Auch die übrigen höchstwertigen Volladdierer können durch Halbaddierer ersetzt werden, denen eine konstante log. 1 zugeführt wird, und die Halbaddierer können wiederum durch einen Inverter ersetzt werden. Diese optimierte Schaltungs anordnung ist in Fig. 4 dargestellt. Die höchstwertigen Volladdierer VA46, VA66, . . . VAA6 aus Fig. 2 sind überflüs sig geworden.The other most significant full adders can also be replaced by half adders, which have a constant log. 1 is supplied, and the half adders can in turn be replaced by an inverter. This optimized circuit arrangement is shown in Fig. 4. The highest value full adders VA46, VA66,. . . VAA6 from Fig. 2 have become superfluous.

Umformungen der Schaltung entsprechend den Boolschen Regeln sind selbstverständlich möglich. Beispielsweise kann die Rei henschaltung eines Gatters mit einem Inverter durch ein in vertierendes Gatter ersetzt werden, die Funktion eines UND-Gatters durch ein ODER-Gatter nachgebildet werden.Reshaping of the circuit according to Boolean rules are of course possible. For example, the Rei circuit of a gate with an inverter by an in inverting gate to be replaced, the function of an AND gate can be simulated by an OR gate.

Das beschriebene Prinzip der Vorzeichenbitergänzung kann für eine beliebige Anzahl von Bitstellen erweitert werden, wobei es besonders für Bitstellen interessant ist, bei denen minde stens zwei Vorzeichenbits verarbeitet werden.The described principle of sign bit supplementation can be used for any number of bit positions can be expanded, where it is particularly interesting for bit positions where at least at least two sign bits are processed.

Dies bedeutet schaltungsmäßig, daß nach dem Volladdierer, dem die Vorzeichenbits invertiert zugeführt werden, alle höher wertigeren Volladdierer durch Halbaddierer ersetzt werden können, denen jeweils außer einem c-Bit eine 1 zugeführt wird. Die Addition einer 1 bedeutet eine Invertierung des c-Bits; der Halbaddierer kann daher entsprechend Formel (6) durch einen Inverter ersetzt werden.In terms of circuitry, this means that after the full adder, the the sign bits are supplied inverted, all higher higher-value full adders can be replaced by half adders can be supplied with a 1 in each case apart from a c-bit becomes. The addition of a 1 means an inversion of the c-bit; the semi-adder can therefore according to formula (6) be replaced by an inverter.

Es kann auch ein allgemeingültiger Algorithmus für die ver einfachte Vorzeichenbitergänzung abgeleitet werden. Eine Zweierkomplementzahl X = X_k . . . X₀ mit der Wortbreite k+1 kann wie folgt dargestellt werden:A general algorithm for the simplified sign bit supplementation can also be derived. A two's complement number X = X _k . . . X₀ with the word width k + 1 can be represented as follows:

Bei einer Vorzeichenerweiterung um S Bits gilt für die Summe der Vorzeichenbits A und B:If the sign is expanded by S bits, the sum applies of sign bits A and B:

unter Addition von -2^k+S + 2^k+S (+) 2^k+2S+1 = 0,
(+) = Modulo 2^k+2S+1-Addition (übersteigt den maximalen Wert um 1)adding -2 ^{k + S} + 2 ^{k + S} (+) 2 ^{k + 2S + 1} = 0,
(+) = Modulo 2 ^{k + 2S + 1} addition (exceeds the maximum value by 1)

Bei den einzelnen Binärstellen muß bei einer Schaltungsreali sierung noch das jeweilige Partialproduktbit oder ein Carry bit aus der vorhergehenden Addiererreihe hinzuaddiert werden.For the individual binary digits, a circuit real the respective partial product bit or a carry bit from the previous adder row can be added.

Ein Ausschnitt eines parallel arbeitenden Carry-Save-Multi plizierer mit einer Vorzeichenbitergänzung von zwei Bits zwi schen zwei aufeinanderfolgenden Addiererreihen ist in Fig. 5 dargestellt. Beide Ausgangswerte des höchstwertigen Voll addierers VA4A müssen ergänzt werden.A section of a carry-save multiplier operating in parallel with a sign bit supplement of two bits between two successive rows of adders is shown in FIG. 5. Both output values of the most significant full adder VA4A must be supplemented.

Entsprechend der Tabelle (8) bzw. nach Formel (11) wird zu nächst die erste Addiererreihe R4 umgestaltet.According to table (8) or according to formula (11) is to next the first adder row R4 redesigned.

Fig. 6 zeigt die Invertierung der Eingangswerte für den Volladdierer VA48 sowie die Umformung der beiden höchstwerti gen Volladdierer in Halbaddierer HA49 und HA4A. Fig. 6 the inversion of the input values for the full adder VA48 and the deformation shown by the two full adders in höchstwerti gen half adder HA49 and HA4A.

In einem zweiten Schritt werden die Halbaddierer HA49 und HA4A gemäß Formel (6) jeweils durch einen Inverter ersetzt. Die erhaltene Schaltung ist in Fig. 7 dargestellt.In a second step, the half adders HA49 and HA4A according to formula (6) are each replaced by an inverter. The circuit obtained is shown in FIG. 7.

In einem dritten Schritt werden die beiden höchstwertigen Volladdierer VA6A, VA69 der folgenden Addiererreihe(n) R6 gemäß Formel (7) durch Halbaddierer HA6A, HA69 ersetzt, die wieder als Inverter ausgebildet sind (die Reihenfolge des zweiten und dritten Schrittes ist beliebig).In a third step, the two are the most significant Full adders VA6A, VA69 of the following adder series (s) R6 according to formula (7) replaced by half adders HA6A, HA69, which are again designed as inverters (the order of the second and third step is optional).

Fig. 8 zeigt die optimierte Schaltungsanordnung. Diese Vor gehensweise kann bei beliebig großen Vorzeichenbitergänzungen angewendet werden. Fig. 8 shows the optimized circuit. This procedure can be used for sign bit supplements of any size.

Claims

1. Multiplier in carry-save technology with at least one adder row (R4, R6, R8,...), In which an addition of the sign bits (a₅, b₅,...; A₈, b₈,...) Of partial products (a₅... a₀, b₅... b₀,...; a₈..., b₈...) or the most significant bit (S) of subtotals (Z1, Z2,...) by at least one binary digit done, characterized,
that the least significant full adder (VA45; VA48) of the first adder row (R4), which contains the sign bits (a₅, b₅; a₈, b₈) of two partial products (a₅... a₀, b₅... b₀; a₈.. a₀, b₈ ... b₀), inverted sign bits (₅, ₅; ₈, ₈) are supplied and
that the most significant adder of the same adder row (R4) is designed as a half adder (HA46; HA4A), in addition to the most significant bit (c₅; c₈) of a partial product (c₅... c₀, c₈... c₀) instead of the supplemented sign bits (a₅ , b₅; a₈, b₈) a log. 1 is supplied.

2. Multiplier according to claim 1, characterized, that through the first adder row (R4) three partial products (a₅... a₀, b₅... b₀, c₅... c₀) can be summarized.

3. Multiplier according to one of the preceding claims, characterized, that the most significant adders from further adder series (R6, R8, R10) designed as a half adder (..., HA86,...) are, which each except the sign bit (..., e₅,...) a logical 1 is supplied to a partial product.

4. Multiplier according to one of the preceding claims, characterized in that
that in a multi-bit sign bit supplement the least significant full adder (VA48) of the first adder row (R4), which combines two sign bits (a₈, b₈), these are supplied as inverted sign bits (₈, zugeführt) who and
that the higher order adders of this adder series (R4) are designed as half adders (HA49, HA4A), each of which, in addition to one of the higher order bits (c₇, c₈) of a partial product (c₈... c₀), is a log. 1 is supplied.

5. Multiplier according to claim 4, characterized, that the corresponding most significant adders of the following Adder rows (R6,...) As half adders (HA6A, HA69) are formed, each one of the most significant bits (d₈, d₇) of another partial product (d₈... d₀) and one logical 1 is supplied.

6. Multiplier according to one of the preceding claims, characterized, that half adder (HA46,... HA86,...; HA4A, HA49, HA6A, HA69), each of which except for one bit of a partial product a log. 1 is supplied, designed as an inverter (IN) are.

7. Multiplier according to one of the preceding claims, characterized, that the most significant partial product (f₅... f₀) by Inver multiplying (x) and multiplying by Sign bit (y₅) of the multiplier (y) and the addition of the sign bit (y₅) of the multiplier (y) is calculated becomes.

8. Multiplier according to one of the preceding claims, characterized, that the circuit arrangement detects "Boolean transformations".

9. arithmetic circuit according to one of the preceding claims, characterized, that instead of the partial products (a₅... a₀, b₅... b₀, . . .; a₈. . ., b₈. . .) Summands are added so that the Circuit works as an adder.