DE4421633A1

DE4421633A1 - Halbleitereinrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE4421633A1
Application number: DE4421633A
Authority: DE
Inventors: Toshiyuki Oashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-06-22
Filing date: 1994-06-21
Publication date: 1995-02-02
Anticipated expiration: 2014-06-22
Also published as: US5406102A; DE4421633C2; KR0139863B1; KR950002040A; JPH0722517A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein richtung und auf ein Verfahren zur Herstellung derselben, und genauer bezieht sie sich auf eine Halbleitereinrichtung mit einem MOS (Metall-Oxid-Halbleiter)-Transistor, der eine SOI (Silizium auf Isolator)-Struktur (im folgenden als ein "SOI-MOSFET" be zeichnet) verwendet, und auf ein Verfahren zur Herstellung dersel ben.

Mit der bemerkenswerten Verbreitung von Informationseinrichtungen wie Computern in den vergangenen Jahren hat sich die Nachfrage nach Halbleitereinrichtungen rapide erhöht. Unter einem funktio nalen Aspekt wurde eine Halbleitereinrichtung mit einer großen Speicherkapazität gefordert, die mit einer hohen Geschwindigkeit arbeiten kann. Dementsprechend wurde eine technische Entwicklung bezüglich der Integration, einer hohen Antwortrate oder einer hohen Zuverlässigkeit einer Halbleitereinrichtung vorangetrieben.

Ein DRAM (Dynamischer Speicher mit wahlfreiem Zugriff) ist all gemein als eine Halbleitereinrichtung bekannt, die eine willkür liche bzw. wahlfreie Eingabe/Ausgabe von Speicherinformation aus führen kann. Der DRAM weist ein Speicherzellenfeld, das als ein Speicherbereich dient, der eine Mehrzahl von Stücken bzw. Teilen von Speicherinformation speichert, und periphere Schaltungen, die zum Ausführen von Eingabe/Ausgabe von außerhalb und nach außer halb der Einrichtung benötigt werden, auf.

Ein Aufbau des DRAM wird im folgenden beschrieben.

Fig. 30 ist ein Blockschaltbild, das einen Aufbau eines allgemei nen DRAM zeigt.

Wie Fig. 30 zeigt, weist ein DRAM 650 ein Speicherzellenfeld 651, einen Zeilen- und Spaltenadreßpuffer 652, einen Zeilendekoder 653, einen Spaltendekoder 654, einen Lese-Auffrisch-Verstärker 655, einen Daten-Ein-Puffer 656, einen Daten-Aus-Puffer 657 und einen Taktgenerator 658 auf.

Das Speicherzellenfeld 651 dient zur Speicherung eines Datensi gnals von Speicherinformation. Der Zeilen- und Spaltenadreßpuffer 652 dient zum Empfangen eines externen Adreßpuffersignals zur Auswahl einer Speicherzelle, die eine Einheitsspeicherschaltung bildet. Der Zeilendekoder 653 und der Spaltendekoder 654 dienen zur Bestimmung einer Speicherzelle durch Dekodieren des Adreßpuf fersignals. Der Lese-Auffrisch-Verstärker 655 dient zur Verstär kung und zum Auslesen eines Signals, das in der bestimmten Spei cherzelle gespeichert ist. Der Daten-Ein-Puffer 656 und der Da ten-Aus-Puffer 657 dienen zur Eingabe oder Ausgabe von Daten. Der Taktgenerator 658 dient zur Erzeugung eines Taktsignals.

Das Speicherzellenfeld 651 belegt eine große Fläche auf einem Halbleiterchip des DRAM, der wie oben beschrieben aufgebaut ist. Das Speicherzellenfeld 651 weist eine Mehrzahl von Speicherzellen zur Speicherung von Einheitsspeicherinformation auf, wobei die Speicherzellen in Matrixart angeordnet sind.

Fig. 31 ist ein Ersatzschaltbild für vier Bit zur Erläuterung eines Aufbaus des Speicherzellenfeldes. Wie in Fig. 31 gezeigt ist, weist eine Speicherzelle allgemein einen MOS-Transistor 610 und einen Kondensator 630, der mit dem Transistor verbunden ist, auf. Die Speicherzelle ist weithin als eine Speicherzelle vom Ein-Transistor/Ein-Kondensator-Typ bekannt. Eine Speicherzelle mit einem solchen Aufbau wird weithin in einem DRAM mit einer großen Kapazität (Speicherkapazität) verwendet, da es aufgrund ihrer einfachen Struktur leicht ist, die Integration eines Spei cherzellenfeldes zu verbessern.

Fig. 32 ist eine Schnittansicht, die schematisch eine herkömmli che Halbleitereinrichtung zeigt, die einen SOI-MOSFET als bzw. in einer Speicherzelle vom Ein-Transistor/Ein-Kondensator-Typ ver wendet. Fig. 33 ist eine schematische Schnittansicht, die entlang der Linie H-H aus Fig. 32 genommen ist. Wie in den Fig. 32 und 33 gezeigt ist, ist eine Isolierschicht 613 auf der gesamten Ober fläche eines Siliziumsubstrates 611 ausgebildet. Siliziumschich ten 601 sind als Inseln auf der Oberfläche der Isolierschicht 613 ausgebildet. Ein MOS-Transistor 610 ist unter Verwendung der Si liziumschichten 601 auf der Isolierschicht 613 ausgebildet (d. h. unter Verwendung einer SOI-Struktur).

Der MOS-Transistor 610 weist eine Gateelektrode 603, eine Gate isolierschicht 605 und ein Paar von Source/Drain-Bereichen 607 auf. Das Paar von Source/Drain-Bereichen 607 ist in der Silizium schicht 601 mit einem vorbestimmten Abstand ausgebildet. Ein Source/Drain-Bereich 607 weist eine LDD (Lightly Doped Drain)- Struktur auf. Genauer weist ein Source/Drain-Bereich 607 eine Zwei-Schicht-Struktur aus einem Dotierungsbereich 607a mit einer relativ niedrigen Konzentration und einem Dotierungsbereich 607b mit einer relativ hohen Konzentration auf. Die Gateelektrode 603 ist mit der dazwischen angeordneten Gate-Isolierschicht 605 auf einem Bereich ausgebildet, der zwischen dem Paar von Source/ Drain-Bereichen 607 (dazwischen als Schicht) angeordnet ist. Eine Isolierschicht 617 ist auf der Siliziumschicht 601 ausgebildet, um die Oberfläche der Gateelektrode 603 zu bedecken.

Eine erste Zwischenschicht-Isolierschicht 619 ist auf der gesam ten Oberfläche der Isolierschicht 613 ausgebildet, um den MOS- Transistor 610 zu bedecken. Ein Kontaktloch 619a, das einen aus dem Paar der Source/Drain-Bereiche 607 erreicht, ist in der er sten Zwischenschicht-Isolierschicht 619 ausgebildet. Ein Konden sator 630 ist so ausgebildet, daß er elektrisch mit dem Source/ Drain-Bereich 607 durch das Kontaktloch 619a verbunden ist.

Der Kondensator 630 weist eine untere Elektrodenschicht 621, eine Kondensatorisolierschicht 623 und eine obere Elektrodenschicht 625 auf. Die untere Elektrodenschicht (Speicherknoten) 621 ist auf der ersten Zwischenschicht-Isolierschicht 619 ausgebildet, wobei sie durch das Kontaktloch 619a in Kontakt mit dem Source/ Drain-Bereich 607 ist. Die Kondensatorisolierschicht 623 ist so ausgebildet, daß sie die Oberfläche der unteren Elektrodenschicht 621 bedeckt. Die obere Elektrodenschicht (Zellplatte) 625 ist so ausgebildet, daß sie die untere Elektrodenschicht 621 bedeckt, wobei die Kondensatorisolierschicht 623 zwischen diesen angeord net ist.

Eine zweite Zwischenschicht-Isolierschicht 631 ist auf der gesam ten Oberfläche der ersten Zwischenschicht-Isolierschicht 619 so ausgebildet, daß sie den Kondensator 630 bedeckt. Die erste und die zweite Zwischenschicht-Isolierschicht weisen ein Kontaktloch 631a auf, das so vorgesehen ist, daß es durch diese hindurch den anderen aus dem Paar Source/Drain-Bereiche 607 erreicht. Eine Bitleitung 641 ist auf der zweiten Zwischenschicht-Isolierschicht 631 ausgebildet, wobei sie durch das Kontaktloch 631a in Kontakt mit dem Source/Drain-Bereich 607 ist.

Eine dritte Zwischenschicht-Isolierschicht 645 ist auf der gesam ten Oberfläche der zweiten Zwischenschicht-Isolierschicht 631 so ausgebildet, daß sie die Oberfläche der Bitleitung 641 bedeckt. Eine Mehrzahl von Aluminium-Verbindungsschichten 637, die in eine gewünschte Form gemustert sind, sind auf der Oberfläche der drit ten Zwischenschicht-Isolierschicht 645 ausgebildet.

In einem solchen SOI-MOSFET, der oben beschrieben ist, wird der Abstand zwischen der Verbindung eines Kondensators 630, einer Bitleitung 641 oder ähnlichem und dem Siliziumsubstrat 611 durch die Dicke der Isolierschicht 613 erhöht. Darum wird eine Kapazi tät zwischen der Verbindung und dem Substrat, das heißt eine so genannte Verbindungskapazität, reduziert, und die Betriebsge schwindigkeit der Schaltung wird erhöht. Wenn ein solcher SOI- MOSFET bei einem CMOS verwendet wird, kann außerdem ein uner wünschtes Verriegelungsphänomen (Latch-Up-Phänomen) verhindert werden. Das Verwenden eines solchen SOI-MOSFETs bei einem CMOS hat verschiedene Vorteile, wie die Reduzierung eine Kurzkanalef fektes, eine Verbesserung einer Stromtreiberfähigkeit, und eine Verbesserung einer Unterschwellwert-Eigenschaft.

Darum kann, wenn ein solcher SOI-MOSFET bei einer Speicherzelle eines DRAM verwendet wird, eine Einrichtung mit einer hohen Zu verlässigkeit erhalten werden, bei welcher Software und uner wünschtes Verriegeln beschränkt sind, und bei welcher eine Auf frisch-Eigenschaft verbessert ist.

Jedoch sind bei dem Aufbau der herkömmlichen Halbleitereinrich tung der MOS-Transistor 610, der Kondensator 630 und die Bitlei tung 641 in verschiedenen Schichten ausgebildet, was die folgen den Probleme verursacht.

Wie in Fig. 33 gezeigt ist, sind Inseln der Siliziumschicht 601 auf der Isolierschicht 613 ausgebildet. Ein gestufter Abschnitt der Oberfläche ist an der Grenze zwischen der Siliziumschicht 601 und der Isolierschicht 613 ausgebildet. Darum erscheint in der ersten Zwischenschicht-Isolierschicht 619, die den gestuften Ab schnitt bedeckt, ein gestufter Abschnitt der Oberfläche, der durch den darunterliegenden gestuften Abschnitt verursacht wird.

Die untere Elektrodenschicht 621, die in eine gewünschten Form gemustert ist, ist auf der Oberfläche der ersten Zwischenschicht- Isolierschicht 619 ausgebildet, die den gestuften Oberflächenab schnitt aufweist. Ein gestufter Abschnitt wird auch an der Grenze (Grenzfläche) zwischen der unteren Elektrodenschicht 621 und der ersten Zwischenschicht-Isolierschicht 619 ausgebildet. Genauer wird auf dem gestuften Oberflächenabschnitt der Zwischenschicht- Isolierschicht 619 ein weiterer gestufter Abschnitt ausgebildet bzw. hinzugefügt. Die zweite Zwischenschicht-Isolierschicht 631, die den gestuften Abschnitt bedeckt, weist einen gestuften Ober flächenabschnitt auf, der größer als der der ersten Zwischen-Iso lierschicht 619 ist. Wenn, wie oben beschrieben ist, leitende Schichten von Einrichtungen, Verbindungen oder ähnliches in meh reren Schichten aufgebaut sind, wird der gestufte Oberflächenab schnitt an der obersten Zwischenschicht-Isolierschicht der Zwi schenschicht-Isolierschichten, die diese leitenden Schichten iso lieren, am signifikantesten bzw. am stärksten gestuft.

Bei der herkömmlichen Speicherzellenstruktur sind wie oben be schrieben der MOS-Transistor 610, der Kondensator 630 und die Bitleitung 641 in verschiedenen Schichten ausgebildet. Diese lei tenden Schichten sind in einer Drei-Schicht-Struktur ausgebildet. Darum wird der gestufte Oberflächenabschnitt der obersten Zwi schenschicht-Isolierschicht 645 groß (d. h., er weist eine große Stufe auf). Wenn die Verbindungsschicht 637 auf der Zwischen schicht-Isolierschicht 645, die einen solch großen gestuften Oberflächenabschnitt aufweist, gemustert wird, ist es sehr schwierig, die Verbindungsschicht in eine gewünschte Gestalt bzw. Form zu mustern. Die Verbindungsschicht 637 kann eine gestörte bzw. fehlerhafte Gestalt aufweisen oder die Verbindung kann ge trennt sein.

Fig. 34 ist eine schematische Draufsicht zur Erläuterung der Durchtrennung der Verbindung oder der fehlerhaften Ausbildung der Gestalt der Verbindungsschicht, wenn der darunterliegende gestuf te Oberflächenabschnitt groß ist. Fig. 35 ist eine schematische Schnittansicht, die entlang der Linie J-J aus Fig. 34 genommen ist.

Wie die Fig. 34 und 35 zeigen, wenn die Verbindungsschicht durch Mustern ausgebildet wird, ist die leitende Schicht 637, die als die Verbindungsschicht dient, auf der gesamten Oberfläche der dritten Zwischenschicht-Isolierschicht 645 ausgebildet. Der Pho toresist (Photolack) 647 wird auf der leitenden Schicht 637 auf gebracht. Nur ein gewünschter Abschnitt 647b des Photoresists 647 wird belichtet, wodurch ein Resistmuster (Reliefbild) 647b mit einer gewünschten Form ausgebildet wird.

Falls jedoch auf der Schicht, die unter dem zu belichtenden Be reich 647b liegt, ein gestufter Oberflächenabschnitt ausgebildet ist, wird ein Bereich 647a, der nicht zu belichten ist, zum Zeit punkt der Belichtung des Photoresistes 647 ebenfalls belichtet, was eine Störung bzw. fehlerhafte Ausbildung der Form des Resist muster verursacht.

Speziell bei einem vertieften Abschnitt 645a, der durch einen Vorsprung umgeben ist, wie in Fig. 34 gezeigt, wird zur Belich tung verwendetes Licht an einem Seitenwandabschnitt an der Grenze zwischen dem Vorsprung und dem vertieften Abschnitt 645a reflek tiert. Als ein Ergebnis wird zur Belichtung verwendetes Licht in dem zentralen Abschnitt des vertieften Abschnitts 645a konver giert, was ein sogenanntes Konvexspiegel-Phänomen verursacht. Wenn das Konvexspiegel-Phänomen auftritt, wird ein Abschnitt 647a des Photoresists 647, der als ein Resistmuster dient, wesentlich bzw. merklich belichtet. Ein großer Fehler oder ähnliches des Musters erscheint in dem Resistmuster 647a, was die fehlerhafte Ausbildung der Form des Resistmusters 647a verursacht.

Wenn die leitende Schicht 637 unter Verwendung des Resistmusters 647a, dessen Form fehlerhaft ausgebildet ist, weggeätzt wird, wird die Form der Verbindungsschicht 637 fehlerhaft ausgebildet. Zum Beispiel wird sie mit einer teilweise reduzierten Breite aus gebildet, wie in der Draufsicht in Fig. 36 gezeigt. Im schlimm sten Fall kann die Verbindungsschicht 637 durchtrennt werden. Wenn die Form der Verbindungsschicht 637 derart fehlerhaft ausge bildet ist, steigt der Verbindungswiderstand der Verbin dungsschicht 637 an. Wenn die Verbindungsschicht 637 durchtrennt ist, dient die Verbindungsschicht 637 nicht länger als eine Ver bindung.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein richtung, bei der der gestufte Oberflächenabschnitt der obersten Zwischenschicht-Isolierschicht reduziert ist, und ein Verfahren zu deren Herstellung zu schaffen.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 17.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Die Erfindung ermöglicht die Reduzierung eines gestuften Oberflä chenabschnittes einer Zwischenschicht-Isolierschicht zur Erleich terung des Musterns einer leitenden Schicht auf der oberen Ober fläche der Zwischenschicht-Isolierschicht.

Die Erfindung ermöglicht weiter eine Erleichterung des Musterns einer leitenden Schicht, um eine Halbleitereinrichtung mit einer hohen elektrischen Zuverlässigkeit vorzusehen, bei der die Durch trennung oder ähnliches der leitenden Schicht verhindert werden kann, und ein Verfahren zur Herstellung einer solchen Halbleiter einrichtung.

Eine Halbleitereinrichtung nach einer Ausführungsform der vorlie genden Erfindung weist ein Halbleitersubstrat, eine erste Iso lierschicht, eine Halbleiterschicht, einen ersten und einen zwei ten Dotierungsbereich, eine Gateelektrodenschicht, eine erste leitende Schicht, eine zweite Isolierschicht und eine zweite lei tende Schicht auf. Das Halbleitersubstrat weist eine Hauptober fläche auf. Die erste Isolierschicht ist auf der Hauptoberfläche des Halbleitersubstrates ausgebildet. Die Halbleiterschicht ist vom ersten Leitungstyp und auf der oberen Oberfläche der ersten Isolierschicht in Kontakt mit derselben ausgebildet. Der erste und der zweite Dotierungsbereich sind vom zweiten Leitungstyp und in der Halbleiterschicht ausgebildet, wobei sie einen vorbestimm ten Abstand aufweisen. Die Gateelektrodenschicht ist auf einem Bereich ausgebildet, der zwischen dem ersten und dem zweiten Do tierungsbereich angeordnet ist, wobei die Gateisolierschicht da zwischen (d. h. zwischen der Gateelektrode und dem Bereich) ange ordnet ist. Die erste leitende Schicht ist mit dem ersten Dotie rungsbereich verbunden und erstreckt sich auf der oberen Oberflä che der ersten Isolierschicht in Kontakt mit der oberen Oberflä che der ersten Isolierschicht. Die zweite Isolierschicht ist auf der ersten Isolierschicht so ausgebildet, daß sie die Halbleiter schicht und die erste leitende Schicht bedeckt. Die zweite Iso lierschicht weist eine Öffnung auf, die den zweiten Dotierungs bereich erreicht. Die zweite leitende Schicht ist auf der zweiten Isolierschicht ausgebildet, wobei sie mit dem zweiten Dotierungs bereich durch die Öffnung in Kontakt ist.

Bei der Halbleitereinrichtung nach einer Ausführungsform sind die Halbleiterschicht und die erste leitende Schicht auf und in Kon takt mit der oberen Oberfläche der Isolierschicht ausgebildet. Genauer sind die Halbleiterschicht und die erste leitende Schicht auf derselben Schicht ausgebildet, was die Ausbildung einer Zwi schenschicht-Isolierschicht zwischen der Halbleiterschicht und der ersten leitenden Schicht unnötig macht. Als ein Ergebnis wird ein gestufter Oberflächenabschnitt auf der obersten Zwischen schicht-Isolierschicht daran gehindert, durch eine Mehrschichts truktur signifikant vergrößert bzw. erhöht zu werden. Es ist mög lich, den gestuften Oberflächenabschnitt der Zwischenschicht-Iso lierschicht, die als eine oberste Schicht ausgebildet ist, zu reduzieren. Das Mustern der Verbindungsschicht auf der Oberfläche der Zwischenschicht-Isolierschicht kann mit hoher Präzision aus geführt werden. Darum kann eine Störung bzw. fehlerhafte Ausbil dung der Form oder eine Verbindungstrennung der Verbindungs schicht, die beim Mustern verursacht wird, verhindert werden.

Ein Verfahren zur Herstellung der Halbleitereinrichtung nach ei ner Ausführungsform der vorliegenden Erfindung weist die folgen den Schritte auf. Die erste Isolierschicht wird auf der Haupt oberfläche des Halbleitersubstrates ausgebildet. Die Halbleiter schicht eines ersten Leitungstyps wird auf der oberen Oberfläche der ersten Isolierschicht in Kontakt mit dieser ausgebildet. Die Gateelektrodenschicht wird auf einem Teil der Oberfläche der Halbleiterschicht ausgebildet, wobei die Gateisolierschicht da zwischen angeordnet ist. Der erste und der zweite Dotierungsbe reich werden in der Halbleiterschicht so ausgebildet, daß ein Bereich der Halbleiterschicht, der direkt unter der Gateelektro denschicht positioniert ist, als eine Schicht (in Sandwichart) dazwischen angeordnet ist. Die erste leitende Schicht ist mit dem ersten Dotierungsbereich verbunden, wobei sie sich auf und in Kontakt mit der oberen Oberfläche der ersten Isolierschicht er streckt. Die zweite Isolierschicht ist auf der ersten Isolier schicht so ausgebildet, daß sie die Halbleiterschicht und die erste leitende Schicht bedeckt. Die zweite Isolierschicht weist eine Öffnung auf, die den zweiten Dotierungsbereich erreicht. Die zweite leitende Schicht ist auf der zweiten Isolierschicht ausge bildet, wobei sie durch die Öffnung in Kontakt mit dem zweiten Dotierungsbereich ist.

Entsprechend dem Verfahren zur Herstellung der Halbleitereinrich tung nach der Ausführungsform kann die Halbleitereinrichtung mit den oben beschriebenen Effekten erhalten werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren.

Von den Figuren zeigen:

Fig. 1 eine teilweise Draufsicht auf ein Speicherzellen feld, die einen Aufbau einer Halbleitereinrichtung entsprechend einer ersten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 2 eine schematische Schnittansicht, die entlang der Linie A-A aus Fig. 1 genommen ist;

Fig. 3 eine schematische Schnittansicht, die entlang der Linie B-B aus den Fig. 1 und 2 genommen ist;

Fig. 4 und 5 schematische Schnittansichten, die entlang der Linie A-A aus Fig. 1 genommen sind, die den ersten und den zweiten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 6A und 6B schematische Schnittansichten, die entlang der Li nie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 6C eine teilweise Draufsicht, die den dritten Schritt des Herstellungsverfahrens der Halbleitereinrich tung nach der ersten Ausführungsform zeigt;

Fig. 7A und 7B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 7C eine teilweise Draufsicht, die den vierten Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 8A und 8B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 8C eine teilweise Draufsicht, die den fünften Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 9A und 9B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 9C eine teilweise Draufsicht, die den sechsten Schritt des Herstellungsverfahrens der Halbleiter einrichtung entsprechend der ersten Ausführungs form zeigt;

Fig. 10A + 10B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 10C eine teilweise Draufsicht, die den siebten Schritt des Herstellungsverfahrens der Halbleiter einrichtung entsprechend der ersten Ausführungs form zeigt;

Fig. 11A + 11B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind;

Fig. 11C eine teilweise Draufsicht, die den achten Schritt des Herstellungsverfahrens der Halbleitereinrich tung entsprechend der ersten Ausführungsform zeigt;

Fig. 12A + 12B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den neunten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 3A + 13B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den zehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 14A + 14B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den elften Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausführungs form zeigen;

Fig. 15A + 15B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den zwölften Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 16A + 16B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den dreizehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 17A + 17B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den vierzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 18A + 18B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den fünfzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 19A + 19B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den sechzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 20A + 20B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den siebzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 21A + 21B schematische Schnittansichten, die entlang der Linie A-A bzw. B-B aus Fig. 1 genommen sind, die den achtzehnten Schritt des Herstellungsverfahrens der Halbleitereinrichtung nach der ersten Ausfüh rungsform zeigen;

Fig. 22 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitereinrichtung nach einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 23 ist eine schematische Schnittansicht, die entlang der Linie C-C aus Fig. 22 genommen ist;

Fig. 24 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitereinrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 25 ist eine schematische Schnittansicht, die entlang der Linie D-D aus Fig. 24 genommen ist;

Fig. 26 ist eine Draufsicht, die schematisch eine Verbin dungsstruktur eines herkömmlichen MOS-Transistors und einer damit verbundenen Verbindungsschicht zeigt;

Fig. 27 ist eine schematische Schnittansicht, die entlang der Linie E-E aus Fig. 26 genommen ist;

Fig. 28 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitereinrichtung einer vierten Ausfüh rungsform der Erfindung zeigt;

Fig. 29 ist eine schematische Schnittansicht, die entlang der Linie F-F aus Fig. 28 genommen ist;

Fig. 30 ein Blockschaltbild eines allgemeinen DRAM;

Fig. 31 ein Ersatzschaltbild für vier Bit zur Erläuterung eines Aufbaus eines Speicherzellenfeldes;

Fig. 32 eine Schnittansicht, die schematisch einen Aufbau einer herkömmlichen Halbleitereinrichtung zeigt;

Fig. 33 eine schematische Schnittansicht, die entlang der Linie H-H aus Fig. 32 genommen ist;

Fig. 34 eine schematische Schnittansicht zur Erläuterung eines Zustandes, in dem eine Verbindung bei der herkömmlichen Halbleitereinrichtung unterbrochen oder in ihrer Form fehlerhaft ausgebildet ist;

Fig. 35 eine schematische Schnittansicht, die entlang der Linie J-J aus Fig. 34 genommen ist; und

Fig. 36 eine schematische Draufsicht, die den Zustand zeigt, in dem die Verbindungsschicht bei der her kömmlichen Halbleitereinrichtung in ihrer Form fehlerhaft ausgebildet ist.

Ausführungsformen der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen beschrieben.

Wie in Fig. 1 gezeigt ist, sind in eine Speicherzelle bzw. in einem Speicherzellenfeld eine Mehrzahl von Wortleitungen W.L._m, W.L._m+1, . . ., W.L._m+i und eine Mehrzahl von Bitleitungen B.L._n, B.L._n+1, . . ., B.L._n+j senkrecht zueinander angeordnet. Genauer er streckt sich die Mehrzahl der Wortleitungen in der Zeilenrichtung und die Mehrzahl der Bitleitungen erstreckt sich in der Spalten richtung. Eine Speicherzelle ist in der Umgebung einer Kreuzung jeder Wortleitung 3 mit jeder Bitleitung 41a angeordnet. Die Speicherzelle ist eine Speicherzelle vom Ein-Transistor/Ein-Kon densator-Typ, die aus einem Transistor 10 und einem Kondensator (nicht gezeigt) aufgebaut ist.

Wie die Fig. 2 und 3 zeigen, ist eine Isolierschicht 13 auf der gesamten Oberfläche eines Siliziumsubstrates 11 mit einer dicke von ungefähr 500 nm ausgebildet. Auf der Oberfläche der Isolier schicht 13 ist eine Mehrzahl von Siliziumschichten 1 in einer Matrixart mit einem vorbestimmten Abstand voneinander angeordnet. Jede Siliziumschicht 1 weist eine Dicke von ungefähr 100 nm auf, wobei die Siliziumschichten als Inseln ausgebildet sind. Eine Siliziumnitridschicht 15a ist so ausgebildet, daß sie die Silizi umschicht 1 umgibt. Die Siliziumschicht 1 weist einen eingekerbten (bzw. eingeschnittenen oder eingebuchteten) Abschnitt (Ausneh mung) 1a auf, der eine Seitenwand aufweist, die von der Silizium nitridschicht 15a frei ist. Die Siliziumschicht 1 ist in dem ge kerbten Abschnitt 1a mit einer Bitleitung 41a in Kontakt. Die Bitleitung 41a ist aus einer polykristallinen Siliziumschicht ausgebildet, die darin implantierten Dotierstoff aufweist (im folgenden als "dotiertes polykristallines Silizium" be zeichnet).

Ein Graben 61 zwischen Siliziumschichten 1 ist mit der Silizium nitridschicht 15a gefüllt. Ein Graben 63 zwischen Siliziumschich ten 1 ist mit einer Seitenwand 15a aus Siliziumnitrid und einer Bitleitung 41a gefüllt. Genauer wird, da die Gräben 61, 63, die von mehreren inselförmigen Siliziumschichten 1 ausgebildet wer den, mit einem Siliziumnitridfilm 15a und einer Bitleitung 41a gefüllt sind, ein gestufter Abschnitt zwischen Siliziumschichten 1 reduziert. Ein MOS-Transistor 10 ist unter Verwendung der Sili ziumschicht 1 auf der Isolierschicht 13 ausgebildet (d. h. unter Verwendung einer SOI-Struktur).

Der MOS-Transistor 10 weist eine Gateelektrode 3, eine Gateiso lierschicht 5 und ein Paar von Source/Drain-Bereichen 7 auf. Das Paar von Source/Drain-Bereichen 7 ist in der Siliziumschicht 1 mit einem vorbestimmten Abstand voneinander ausgebildet. Das Paar von Source/Drain-Bereichen 7 weist eine LDD-Struktur auf. Genauer ist ein Source/Drain-Bereich 7 aus zwei Schichten aus einem Do tierungsbereich 7a mit einer relativ niedrigen Konzentration und einem Dotierungsbereich 7b mit einer relativ hohen Konzentration aufgebaut. Auf einem Bereich, der zwischen dem Paar von Source/ Drain-Bereichen 7 angeordnet ist, ist die Gateelektrode 3 ausge bildet, wobei die Gateisolierschicht 5 mit einer Dicke von unge fähr 15 nm dazwischen angeordnet ist. Die Dicke der Gateelektrode 3 beträgt ungefähr 200 nm.

Eine Isolierschicht 43, die eine Dicke von ungefähr 15 nm auf weist, ist zwischen der Gateelektrode 3 und einer Bitleitung 41a an einer Kreuzung der Gateelektrode 3 und der Bitleitung 41a an geordnet. Die Isolierschicht 43 isoliert die Gateelektrode 3 von der Bitleitung 41a. Die Bitleitung 41a ist mit einem Bereich aus dem Paar von Source/Drain-Bereichen 7 durch den gekerbten Abschnitt 1a, der in der Siliziumschicht 1 vorgesehen ist, ver bunden. Eine Isolierschicht 17 ist auf der Siliziumschicht 1 so ausgebildet, daß sie die Oberfläche der Gateelektrode 3 bedeckt. Die Dicke der Isolierschicht 17, die auf der oberen Oberfläche der Gateelektrode 3 ausgebildet ist, beträgt ungefähr 200 nm.

Eine erste Zwischenschicht-Isolierschicht 19 ist auf der gesamten Oberfläche des Substrates so ausgebildet, daß sie den MOS-Transi stor 10 bedeckt. Ein Kontaktloch 19a, das den anderen Bereich aus dem Paar von Source/Drain-Bereichen 7 erreicht, ist in der ersten Zwischenschicht-Isolierschicht 19 ausgebildet. Ein Kondensator 30 ist ausgebildet, wobei er durch das Kontaktloch 19a elektrisch in Kontakt mit dem Source/Drain-Bereich 7 ist.

Der Kondensator 30 weist eine untere Elektrodenschicht 21, eine Kondensatorisolierschicht 23 und eine obere Elektrodenschicht 25 auf. Die untere Elektrodenschicht 21 ist durch das Kontaktloch 19a in Kontakt mit dem Source/Drain-Bereich 7 auf der ersten Zwi schenschicht-Isolierschicht 19 ausgebildet. Die Dicke der unteren Elektrodenschicht 21 beträgt ungefähr 200 nm. Die Kondensatoriso lierschicht 23 ist so ausgebildet, daß sie die gesamte Oberfläche der unteren Elektrodenschicht 21 bedeckt. Die Kondensatorisolier schicht 23 ist in zwei Schichten aus zum Beispiel einer Silizium oxidschicht und einer Siliziumnitridschicht aufgebaut. In diesem Fall beträgt die Dicke der Siliziumoxidschicht und der Silizium nitridschicht 15 nm bzw. 10 nm. Die obere Elektrodenschicht 25 mit einer Dicke von ungefähr 300 nm ist so ausgebildet, daß sie die untere Elektrodenschicht 21 mit der Kondensatorisolierschicht 23, die zwischen diesen angeordnet ist, bedeckt.

Eine zweite Zwischenschicht-Isolierschicht 31 ist so ausgebildet, daß sie den Kondensator 30 bedeckt. Eine Mehrzahl von Aluminium verbindungsschichten 37, die eine gewünschte Form gemustert sind, sind auf der Oberfläche der zweiten Zwischenschicht-Isolier schicht 31 ausgebildet.

Ein Verfahren zur Herstellung der Halbleitereinrichtung der er sten Ausführungsform der vorliegenden Erfindung wird nun be schrieben.

Wie in Fig. 4 gezeigt ist, wird ein Siliziumsubstrat 11 vorberei tet.

Wie in Fig. 5 gezeigt ist, werden Sauerstoffionen von oberhalb in das Siliziumsubstrat 11 implantiert, wobei das Siliziumsubstrat 11 auf 500-600°C erwärmt ist. Die Implantation wird zum Beispiel bei Bedingungen mit einer Beschleunigungsenergie von 200 keV und einer Dosisrate von 2,0 x 10¹⁸/cm² ausgeführt. Die Implantation von Sauerstoffionen bringt das Siliziumsubstrat 11 dazu, mit den Sau erstoffionen zu reagieren, was in der Ausbildung einer Isolier schicht 13 aus Siliziumoxid resultiert. Da die Isolierschicht 13 in einer Tiefe von ungefähr 100 nm-600 nm von der oberen Oberflä che des Siliziumsubstrates 11 ausgebildet wird, existiert eine Siliziumschicht 1 mit einer Dicke von ungefähr 100 nm auf der Iso lierschicht 13. Dann wird eine Wärmebehandlung bei einer Tempera tur von zum Beispiel 1300°C oder mehr in einer Ar/O₂-Atmosphäre für ungefähr 5 Stunden ausgeführt. Als ein Ergebnis verschwinden Defekte, die durch die Implantation der Sauerstoffionen erzeugt worden sind, und die Kristallisation bzw. Kristallstruktur wird wieder hergestellt. Eine monokristalline Siliziumschicht 1 wird ausgebildet.

Wie in den Fig. 6A, 6B und 6C gezeigt ist, wird die Silizium schicht 1 mit einem Photolithographieverfahren und einem Ätzver fahren in eine gewünschte Form gemustert. Mehrere Silizium schichten 1 werden als Inseln so ausgebildet, daß sie gekerbte (bzw. nach Art einer Einbuchtung nach innen weisende) Abschnitte 1a aufweisen. Aufgrund der inselförmigen Ausbildung der Silizium schichten 1 werden Gräben 61, 63 zwischen den Siliziumschichten 1 ausgebildet.

Wie die Fig. 7A, 7B und 7C zeigen, wird eine Siliziumnitrid schicht 15 mit einer Dicke von 1,2 µm oder mehr auf der gesamten Oberfläche des Substrates 11 durch ein CVD-Verfahren ausgebildet. Dann wird die gesamte Oberfläche der Siliziumnitridschicht 15 anisotrop geätzt.

Wie die Fig. 8A, 8B und 8C zeigen, sind die Gräben 61 zwischen den Siliziumschichten 1 und die gekerbten Abschnitte 1a mit der Siliziumnitridschicht 15a gefüllt, da anisotropes Ätzen auf die gesamte Oberfläche angewendet wird. Andererseits sind die Gräben 63 zwischen den Siliziumschichten 1 nicht vollständig mit der Siliziumnitridschicht 15a gefüllt. Die Siliziumnitridschicht 15a verbleibt auf der Seitenwand einer Siliziumschicht 1 in der Ge stalt eines Seitenwandabstandshalters (Spacer).

Um einen Graben vergleichbar zu dem Fall des Grabens 61 und des gekerbten Abschnittes 1a vollständig zu füllen, ist es nur not wendig, daß die Siliziumnitridschicht 15 so ausgebildet wird, daß sie eine Dicke von der Hälfte oder mehr einer Breite T₁ eines gekerbten Abschnittes 1a und einer Breite T₂ von Gräben 61, die zu füllen sind, ausgebildet ist. Genauer, wenn die Breite T₁, T₂ des Grabens 61 und des gekerbten Abschnittes 1a 0,6 µm ist, wird die Siliziumnitridschicht 15 überätzt, nachdem sie mit einer Dicke von 1,2 µm oder mehr ausgebildet worden ist.

Wie die Fig. 9A, 9B und 9C zeigen, wird der Photoresist 51 auf der gesamten Oberfläche des Substrates 11 aufgebracht. Durch Be lichten des Photoresists 51 oder ähnliches, wird ein Lochmuster 51a auf einem gekerbten Abschnitt 1a ausgebildet. Die Siliziumni tridschicht 15a, die durch das Lochmuster 51a freigegeben ist, wird unter Verwendung des Resistmusters 51 als Maske geätzt. Das Ätzen wird durch ein Trockenätzen oder ein Naßätzen unter Verwen dung von Fluorwasserstoff (HF) ausgeführt, wobei dieses ein Über ätzen von 100% bezüglich der Dicke der Siliziumschicht 1 ist.

Wie die Fig. 10A, 10B und 10C zeigen, wird die Siliziumnitrid schicht 15a, die in den gekerbten Abschnitt 1a gefüllt ist, weg geätzt, und die Seitenwände der Siliziumschicht 1 werden in dem gekerbten Abschnitt 1a freigelegt. Dann wird das Resistmuster 51 entfernt. Eine dotierte polykristalline Siliziumschicht 41 wird auf der gesamten Oberfläche des Substrates 11 ausgebildet. Die gesamte Oberfläche der dotierten polykristallinen Siliziumschicht 41 wird anisotrop geätzt.

Wie die Fig. 11A, 11B und 11C zeigen, wird eine Bitleitung 41a, mit welcher der gekerbte Abschnitt 1a und der Graben 63 gefüllt ist, durch das Ätzen ausgebildet. Die Bitleitung 41a ist in dem gekerbten Abschnitt 1a in Kontakt mit den Seitenwänden der Sili ziumschicht 1. Dann werden Siliziumoxidschichten 5 und 43 mit einer Dicke von ungefähr 15 nm auf der oberen Oberfläche der Sili ziumschicht 1 bzw. auf der oberen Oberfläche der Bitleitung 41a aus polykristallinen Silizium durch eine Wärmeoxidationsbehand lung ausgebildet.

Wie die Fig. 12A und 12B zeigen, sind die Gräben 61, 63 und der gekerbte Abschnitt 1a mit der Siliziumnitridschicht 15a und der Bitleitung 41a gefüllt. Eine dotierte polykristalline Silizium schicht 3 mit einer Dicke von ungefähr 200 nm wird durch das CVD- Verfahren auf der gesamten Oberfläche des Substrates ausgebildet, wobei ihre obere Oberfläche plan gemacht ist. Eine Siliziumoxid schicht 17a mit einer Dicke von ungefähr 200 nm wird auf der ge samten Oberfläche der dotierten polykristallinen Siliziumschicht 3 durch das CVD-Verfahren ausgebildet.

Wie die Fig. 13A und 13B zeigen, wird ein Resistmuster 53 mit einer gewünschten Gestalt auf der Oberfläche der Siliziumoxid schicht 17a ausgebildet. Unter Verwendung des Resistmusters 53 als Maske werden die Siliziumoxidschicht 17a und die dotierte polykristalline Siliziumschicht 3 nacheinander weggeätzt und ge mustert. Durch das Mustern wird die Gateelektrode 3 aus dotiertem polykristallinem Silizium ausgebildet. Dann wird das Resistmuster 53 entfernt.

Wie die Fig. 14A und 14B zeigen, werden Ionen in die Silizium schicht 1 implantiert, wobei die Siliziumoxidschicht 17a und die Gateelektrode 3 als Maske verwendet werden. Durch die Ionenim plantation wird ein Paar von Dotierungsbereichen 7a mit einer relativ niedrigen Konzentration so ausgebildet, daß ein Bereich unter der Gateelektrode 3 dazwischen angeordnet ist (d. h. in Sandwichart dazwischengelegt ist).

Wie die Fig. 15A und 15B zeigen, wird eine Siliziumoxidschicht 17b auf der gesamten Oberfläche des Substrates durch das CVD-Ver fahren ausgebildet. Die gesamte Oberfläche der Siliziumoxid schicht 17B wird anisotrop geätzt.

Wie die Fig. 16A und 16B zeigen, wird eine Seitenwand 17b durch das anisotrope Ätzen so ausgebildet, daß sie die Seitenwände der Gateelektrode 3 und der Siliziumoxidschicht 17a bedeckt. Die Iso lierschicht 17, die die Oberfläche der Gateelektrode 3 bedeckt, ist aus den Siliziumoxidschichten 17a und 17b ausgebildet. Ionen werden erneut in die Siliziumschicht 1 implantiert, wobei die Isolierschicht 17 und die Gateelektrode 3 als Maske verwendet werden. Durch die Ionenimplantation wird ein Paar von Dotierungs bereichen 7b mit einer relativ hohen Konzentration so ausgebil det, daß ein Bereich unter der Isolierschicht 17 dazwischen an geordnet ist (Sandwichart). Ein Source/Drain-Bereich 7 mit einer LDD-Struktur ist aus einem Dotierungsbereich 7b mit einer relativ hohen Konzentration und einem Dotierungsbereich 7a mit einer re lativ niedrigen Konzentration ausgebildet. Der MOS-Transistor 10 ist aus dem Paar von Source/Drain-Bereichen 7, der Gateisolier schicht 5 und der Gateelektrode 3 aufgebaut.

Wie die Fig. 17A und 17B zeigen, wird eine erste Zwichenschicht- Isolierschicht 19 mit einer Dicke von ungefähr 400 nm zum Beispiel aus Siliziumoxid auf der gesamten Oberfläche des Substrates so ausgebildet, daß sie den MOS-Transistor 10 bedeckt.

Wie die Fig. 18A und 18B zeigen, wird Photoresist 55 auf die ge samte Oberfläche der ersten Zwischenschicht-Isolierschicht 19 aufgebracht. Der Photoresist 55 wird durch Belichtung oder ähn liches gemustert. Unter Verwendung des Resistmusters 55 als Maske wird die erste Zwischenschicht-Isolierschicht 19 anisotrop geätzt und ein Kontaktloch 19a mit einem Öffnungsdurchmesser von unge fähr 0,6 µm wird ausgebildet. Die Oberfläche von einem Bereich des Paares von Source/Drain-Bereichen 7 wird durch das Kontaktloch 19a freigelegt bzw. freigegeben. Dann wird das Resistmuster 55 entfernt.

Wie die Fig. 19A und 19B zeigen, wird eine dotierte polykristal line Siliziumschicht 21 mit einer Dicke von ungefähr 200 nm auf der gesamten Oberfläche der ersten Zwischenschicht-Isolierschicht 19 ausgebildet, wobei sie durch das Kontaktloch 19a in Kontakt mit dem Source/Drain-Bereich 7 ist. Ein Resistmuster 57 mit einer gewünschten Form wird auf der Oberfläche der dotierten polykri stallinen Siliziumschicht 21 ausgebildet. Die dotierte poly kristalline Siliziumschicht 21 wird unter Verwendung des Resist musters 57 als Maske durch Ätzen gemustert. Durch das Mustern wird die untere Elektrodenschicht 21 in Kontakt mit dem Source/ Drain-Bereiche 7 ausgebildet. Dann wird das Resistmuster 57 ent fernt.

Wie die Fig. 20A und 20B zeigen, wird die Kondensatorisolier schicht 23 so ausgebildet, daß sie die gesamte Oberfläche der unteren Elektrodenschicht 21 bedeckt. Die Kondensatorisolier schicht 23 wird durch eine Siliziumoxidschicht und eine Silizium nitridschicht von ungefähr 15 nm bzw. 10 nm ausgebildet, die durch das CVD-Verfahren abgeschieden werden. Die obere Elek trodenschicht 25 aus dotiertem polykristallinen Silizium wird durch das CVD-Verfahren mit einer Dicke von ungefähr 300 nm so ausgebildet, daß sie die untere Elektrodenschicht 21 bedeckt, wobei die Kondensatorisolierschicht 23 dazwischen angeordnet ist. Der Kondensator 30 ist aus der unteren Elektrodenschicht 21, der Kondensatorisolierschicht 23 und der oberen Elektrodenschicht 25 aufgebaut.

Wie die Fig. 21A und 21B zeigen, wird eine Siliziumoxidschicht 31 mit einer Dicke von ungefähr 1000 nm so ausgebildet, daß sie den Kondensator 30 bedeckt. Ein Resistfilm (nicht gezeigt) wird auf der Oberfläche der Siliziumoxidschicht 31 zum Planmachen dersel ben ausgebildet. Der Resistfilm kann ein Film sein, der durch die Aufbringung eines SOG (Spin On Glass)-Films ausgebildet ist. Dann werden der Resistfilm und die Siliziumoxidschicht 31 rückgeätzt. Als ein Ergebnis wird eine zweite Zwischenschicht-Isolierschicht 31 ausgebildet, deren Oberfläche relativ plan gemacht ist, und die eine Dicke von 700 nm an einem Abschnitt der größten Schicht dicke aufweist. Eine Aluminiumschicht mit einer Dicke von unge fähr 500 nm wird durch ein Sputterverfahren auf der Oberfläche der zweiten Zwischenschicht-Isolierschicht 31 ausgebildet. Dann wird die Aluminiumverbindung durch ein Photolithographieverfahren und ein Trockenätzverfahren gemustert, wodurch eine Aluminium-Verbin dungsschicht 37 mit einer gewünschten Gestalt ausgebildet wird.

Bei dieser Ausführungsform sind die Siliziumschicht 1 und die Bitleitung 41a auf und in Kontakt mit der oberen Oberfläche der Isolierschicht 13 ausgebildet. Genauer ist es möglich, da die Siliziumschicht 1 und die Bitleitung 41a auf derselben Schicht ausgebildet sind, die Anzahl der Zwischenschicht-Isolierschichten zwischen der Siliziumschicht 1, der Bitleitung 41a bzw. der Ver bindungsschicht 37 verglichen mit einer Struktur der herkömmli chen Halbleitereinrichtung um eine Schicht zu reduzieren. In ei ner Struktur der Halbleitereinrichtung dieser Ausführungsform kann ein signifikanter Anstieg eines gestuften Oberflächenab schnittes der obersten Zwischenschicht-Isolierschicht aufgrund einer Mehrschichtstruktur verhindert werden. Das bedeutet, daß der gestufte Oberflächenabschnitt der obersten Zwischenschicht- Isolierschicht 31 um eine Zwischenschicht-Isolierschicht redu ziert werden kann. Die Verbindungsschicht 37 kann auf der Ober fläche der obersten Zwischenschicht-Isolierschicht mit hoher Prä zision gemustert werden. Darum kann verhindert werden, daß die Verbindungsschicht in ihrer Form fehlerhaft ausgebildet oder durch das Mustern durchtrennt wird.

In dem Fall, in dem ein SOI-MOSFET 10 wie in dem Fall dieser Aus führungsform verwendet wird, erscheinen gestufte Abschnitte, die durch die Gräben 61, 63 verursacht werden, in entsprechenden Si liziumschichten 1 aufgrund der Ausbildung der entsprechenden Si liziumschichten 1 als Inseln. Jedoch wird der Graben 61 mit der Siliziumnitridschicht 15a gefüllt, und der Graben 63 wird mit der Siliziumnitridschicht 15a und der Bitleitung 41a gefüllt. Die obere Oberfläche der Siliziumnitridschicht 15a und der Bitleitung 41a, die in die Gräben 61, 63 gefüllt sind, ist im wesentlichen (in der Höhe) mit der oberen Oberfläche der entsprechenden Sili ziumschichten 1 gleich. Als ein Ergebnis wird der gestufte Ab schnitt, der durch den Graben zwischen den Siliziumschichten 1 verursacht wird, reduziert, und eine im wesentlichen flache Ober fläche ist verwirklicht bzw. wird geschaffen.

Wie oben beschrieben ist es möglich, den gestuften Oberflächen abschnitt der obersten Zwischenschicht-Isolierschicht 31 zu redu zieren, da der gestufte Abschnitt, der durch den Graben zwischen den Siliziumschichten 1 verursacht wird, bei dieser Ausführungs form reduziert ist.

Da der gestufte Abschnitt, der durch den Graben zwischen den Si liziumschichten 1 verursacht wird, reduziert ist, steigt zusätz lich die Präzision zur Zeit des Musterns der Gateelektroden schicht 3, die sich auf den Siliziumschichten 1 erstreckt, an. Darum ist es nicht wahrscheinlich, daß bei der Gateelektroden schicht 3 eine fehlerhafte Ausbildung der Form oder eine Verbin dungstrennung auftritt, und die Herstellung des MOS-Transistors 10 mit einer gewünschten Eigenschaft wird erleichtert.

Es sollte bemerkt werden, daß der gekerbte bzw. eingeschnittene Abschnitt 1a bei dieser Ausführungsform in der Siliziumschicht 1 vorgesehen ist. Er ist so aufgebaut, daß die Bitleitung 41a und der Source/Drain-Bereich 7, der in der Siliziumschicht 1 ausge bildet ist, in dem gekerbten Abschnitt 1a miteinander in Kontakt sind. Die vorliegende Erfindung ist jedoch nicht darauf begrenzt. Im folgenden wird die Beschreibung einer zweiten und einer drit ten Ausführungsform gegeben, bei welchen der Source/Drain-Bereich in der Siliziumschicht und die Bitleitung ohne das Vorsehen eines gekerbten Abschnittes in der Siliziumschicht verbunden sind.

Wie die Fig. 22 und 23 zeigen, ist in der Siliziumschicht 101 ein gekerbter Abschnitt nicht vorgesehen. Ein gekerbter bzw. einge schnittener Abschnitt (Ausnehmung) ist in einem Teil der Silizi umnitridschicht 15a, die die Siliziumschicht 101 umgibt, vorgese hen. Eine Seitenwand der Siliziumschicht 101 ist in einem Teil des gekerbten Abschnittes der Siliziumnitridschicht 15a freige legt bzw. freigegeben. Eine Bitleitung 141a ist in Kontakt mit der freigelegten Seitenwand der Siliziumschicht 101 ausgebildet. Als ein Ergebnis werden der Source/Drain-Bereich 7 in der Silizi umschicht 101, der von beiden Transistoren 10 geteilt wird, und die Bitleitung 141a elektrisch verbunden.

Da der andere Aufbau im wesentlichen derselbe wie der der ersten Ausführungsform ist, wird die Beschreibung nicht wiederholt.

Wie die Fig. 24 und 25 zeigen, ist einer Siliziumschicht 201 kein gekerbter Abschnitt vorgesehen. In der Siliziumnitridschicht 15a, die die Siliziumschicht 201 umgibt, ist kein gekerbter Abschnitt vorgesehen. Eine Bitleitung 241a ist so ausgebildet, daß sie den Graben zwischen den Siliziumschichten 201 füllt. Eine leitende Schicht 242 ist in einer gewünschten Gestalt auf der Silizium schicht 201 und der Bitleitung 241a ausgebildet. Die leitende Schicht 242 verursacht, daß der Source/Drain-Bereich 7, der in der Siliziumschicht 201 ausgebildet ist, und die Bitleitung 241a elektrisch miteinander verbunden werden bzw. sind.

Bei der Beschreibung der ersten, der zweiten und der dritten Aus führungsform ist die vorliegende Erfindung auf eine Speicherzelle vom Ein-Transistor/Ein-Kondensator-Typ angewendet worden. Die vorliegende Erfindung ist darauf nicht beschränkt, sondern sie kann auf eine Verbindungsstruktur eines Transistors und einer Verbindungsschicht angewendet werden. Im folgenden wird die Be schreibung des Falles gegeben, in dem die vorliegende Erfindung als eine vierte Ausführungsform in Vergleich mit einem herkömm lichen Beispiel auf eine Verbindungsstruktur eines Transistors und einer mit diesem verbundenen Verbindungsschicht angewendet wird.

Wie in den Fig. 26 und 27 gezeigt ist, eine Zwischenschichtver bindungsschicht 313 ist auf der gesamten Oberfläche eines Silizi umsubstrates 311 ausgebildet. Siliziumschichten 301 sind auf der Oberfläche der Zwischenschicht-Isolierschicht 313 als Inseln aus gebildet. Ein MOS-Transistor 310 ist unter Verwendung dieser SOI- Struktur ausgebildet.

Der MOS-Transistor weist eine Gateelektrode 303, eine Gateiso lierschicht 305 und ein Paar von Source/Drain-Bereichen 307 auf. Das Paar von Source/Drain-Bereichen 307 ist in der Silizium schicht 301 mit einem vorbestimmten Abstand ausgebildet. Ein Source/Drain-Bereich 307 weist eine Zwei-Schicht-Struktur aus einem Dotierungsbereich 307a mit einer relativ niedrigen Konzen tration und einem Dotierungsbereich 307b mit einer relativ hohen Konzentration, daß heißt eine sogenannte LDD-Struktur, auf. Auf einem Bereich, der zwischen dem Paar von Source/Drain-Bereichen 307 angeordnet ist (Sandwichart), ist eine Gateelektrode 303 mit einer dazwischen angeordneten Gateisolierschicht 305 ausgebildet. Eine Isolierschicht 317 ist so ausgebildet, daß sie die Gateelek trode 303 bedeckt. Eine Zwischenschicht-Isolierschicht 319 ist auf der gesamten Oberfläche der Isolierschicht 313 so ausgebil det, daß sie den MOS-Transistor 310 bedeckt. Ein Kontaktloch 319a, das einen aus dem Paar von Source/Drain-Bereichen 307 er reicht, ist in der Zwischenschicht-Isolierschicht 319 ausgebil det. Eine Steck- oder Pfropfenschicht 321 aus einer leitenden Schicht ist so ausgebildet, daß sie das Kontaktloch 319a füllt. Eine Verbindungsschicht 325 ist auf der ersten Zwischenschicht- Isolierschicht 319 in Kontakt mit der oberen Oberfläche der Steckschicht 321 mit einer dazwischen angeordneten Barrierenschicht 323 ausgebildet.

Eine zweite Zwischenschicht-Isolierschicht 327 ist auf der gesam ten Oberfläche der ersten Zwischenschicht-Isolierschicht 319 so ausgebildet, daß sie die Verbindungsschicht 325 bedeckt. In der ersten und der zweiten Zwischenschicht-Isolierschicht 319, 327 ist ein Kontaktloch 319b ausgebildet, welches diese zwei Schich ten durchtrennt, um so den anderen aus dem Paar von Source/Drain- Bereichen 307 zu erreichen. Eine Steck- bzw. Propfenschicht 331 aus einer leitenden Schicht ist so ausgebildet, daß sie das Kon taktloch 319b füllt. Eine zweite Verbindungsschicht 335 ist auf der zweiten Zwischenschicht-Isolierschicht 327 in Kontakt mit der oberen Oberfläche der Steckschicht 331 mit einer dazwischen an geordneten Barrierenschicht 333 ausgebildet.

Wenn die Verbindungsschichten 325 und 335, die mit den entspre chenden Source/Drain-Bereichen 307 verbunden sind, derart auf verschiedenen Schichten ausgebildet werden, werden bei der her kömmlichen Struktur zwei Schichten aus einer ersten und einer zweiten Zwischenschicht-Isolierschicht 319, 327 benötigt. Als ein Ergebnis wird ein gestufter Oberflächenabschnitt in der höher positionierten zweiten Zwischenschicht-Isolierschicht 327 relativ groß, was es vergleichbar zu dem obigen Fall schwierig macht, das Mustern der Verbindungsschicht 335 akurat auszuführen.

Wie in den Fig. 28 und 29 gezeigt ist, weist bei der Halbleiter einrichtung dieser Ausführungsform ein SOI-MOSFET 410 eine Gatee lektrode 403, eine Gateisolierschicht 405 und ein Paar von Sour ce/Drain-Bereichen 407 auf, wobei die Source/Drain-Bereiche 407 in einer Siliziumschicht 401 ausgebildet sind, die auf einem Si liziumsubstrat 411 mit einer dazwischen angeordneten Isolier schicht 413 ausgebildet ist. Die Siliziumschicht 401 ist in Kon takt mit der oberen Oberfläche der Isolierschicht 413 ausgebil det. Eine erste Verbindungsschicht 420, die durch Kontakt mit einer Seitenwand der Siliziumschicht 401 in Kontakt mit einem Source/Drain-Bereich 407 ist, ist außerdem so ausgebildet, da sie sich in Kontakt mit der oberen Oberfläche der Isolierschicht 413 erstreckt. Genauer ist die erste Verbindungsschicht 420, die mit dem Source/Drain-Bereich der Siliziumschicht 401 verbunden ist, auf derselben Schicht wie die Siliziumschicht 401 ausgebildet.

Da der andere Aufbau im wesentlichen derselbe wie der in den Fig. 26 und 27 gezeigte ist, wird die Beschreibung nicht wiederholt.

Wie oben beschrieben wird, da die erste Verbindungsschicht 420 und die Siliziumschicht 401 auf derselben Oberfläche ausgebildet sind, eine Zwischenschicht-Isolierschicht zwischen der Silizium schicht 401 und der ersten Verbindungsschicht 420 nicht benötigt. Darum wird der gestufte Oberflächenabschnitt in der obersten Zwi schenschicht-Isolierschicht daran gehindert, in einer Mehr schichtstruktur signifikanter bzw. hervortretender zu werden. Der gestufte Oberflächenabschnitt der Zwischenschicht- Isolierschicht 419 kann kleiner als der der zweiten Zwischenschicht-Isolier schicht 327, die in Fig. 27 gezeigt ist, gemacht werden. Als ein Ergebnis kann das Mustern der zweiten Verbindungsschicht 435, die auf der Oberfläche der Zwischenschicht-Isolierschicht 419 mit einer dazwischen angeordneten Barrierenschicht 433 ausgebildet ist, präzise ausgeführt werden, und es kann verhindert werden, daß die zweite Verbindungsschicht 435 in ihrer Form fehlerhaft ausgebildet oder durch das Mustern durchtrennt wird.

Bei der ersten, der zweiten und der dritten Ausführungsform wurde die Beschreibung der Struktur gegeben, bei der die Silizium schicht und die Bitleitung miteinander verbunden sind. Die Bit leitung und die Siliziumschicht können jedoch einstückig mitein ander geformt sein. Obwohl die Struktur, in welcher die Silizium schicht und die erste Verbindungsschicht in Kontakt miteinander sind, auch in der vierten Ausführungsform beschrieben ist, können die Siliziumschicht und die erste Verbindungsschicht eine ein stückige Form aufweisen.

Bei der Halbleitereinrichtung der vorliegenden Erfindung sind die Halbleiterschicht und die erste leitende Schicht auf der oberen Oberfläche der ersten Isolierschicht in Kontakt mit dieser ausge bildet. Genauer sind die Halbleiterschicht und die erste leitende Schicht auf derselben Schicht ausgebildet. Darum ist es möglich, den gestuften Oberflächenabschnitt (d. h. eine Stufe in der Ober fläche) der Zwischenschicht-Isolierschicht, die am höchsten aus gebildet ist, zu reduzieren, und das Mustern der Verbindungs schicht auf der Oberfläche der Zwischenschicht-Isolierschicht präzise auszuführen. Als ein Ergebnis kann eine Störung bzw. feh lerhafte Ausbildung der Form bzw. der Gestalt der Zwischen schicht-Isolierschicht oder eine Durchtrennung bzw. Verbindungs trennung der Verbindungsschicht verhindert werden.

Claims

1. Halbleitereinrichtung mit
einem Halbleitersubstrat (11), 411) mit einer Hauptoberfläche;
einer ersten Isolierschicht (13, 413), die auf der Hauptoberflä che des Halbleitersubstrates ausgebildet ist,
einer Halbleiterschicht (1, 101, 201, 401) eines ersten Leitungs typs, die auf und in Kontakt mit einer oberen Oberfläche der er sten Isolierschicht ausgebildet ist,
einem ersten und einem zweiten Dotierungsbereich (7, 407), eines zweiten Leitungstyps, die in der Halbleiterschicht mit einem vor bestimmten Abstand ausgebildet sind,
einer Gateelektrodenschicht (3, 403), die auf einem Bereich, der zwischen dem ersten und dem zweiten Dotierungsbereich angeordnet ist, mit einer dazwischen angeordneten Gateisolierschicht (5, 405) ausgebildet ist,
einer ersten leitenden Schicht (41a, 141a, 241a, 242, 420), die mit dem ersten Dotierungsbereich (7, 407) verbunden ist und sich auf und in Kontakt mit einer oberen Oberfläche der ersten Isolierschicht (13, 413) erstreckt,
einer zweiten Isolierschicht (19, 419), die auf der Halbleiter schicht und der ersten leitenden Schicht ausgebildet ist und eine Öffnung (19a, 419a) aufweist, die den zweiten Dotierungsbereich (7, 407) erreicht, und
einer zweiten leitenden Schicht (21, 435), die auf der zweiten Isolierschicht (19, 419) ausgebildet ist, wobei sie durch die Öffnung (19a, 419a) in Kontakt mit dem zweiten Dotierungsbereich (7, 407) ist.

2. Halbleitereinrichtung nach Anspruch 1, die weiter eine Seitenwandisolierschicht (15a) aufweist, wobei die Seiten wandisolierschicht eine Seitenwand der Halbleiterschicht bedeckt.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge kennzeichnet, daß die erste leitende Schicht mit dem ersten Dotierungsbereich durch Kontaktieren der Seitenwand der Halbleiterschicht verbunden ist.

4. Halbleitereinrichtung nach Anspruch 2 oder 3, dadurch ge kennzeichnet, daß die Seitenwandisolierschicht (15a) einen ersten eingeschnit tenen Abschnitt aufweist, der die Seitenwand der Halbleiter schicht von einer Seitenwand der Seitenwandisolierschicht er reicht, und
daß die erste leitende Schicht durch den ersten eingeschnittenen Abschnitt in Kontakt mit der Seitenwand der Halbleiterschicht ist.

5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeich net,
daß die Halbleiterschicht (1) einen zweiten eingeschnittenen Ab schnitt in einem Abschnitt (1a) aufweist, der den darin ausgebil deten ersten Dotierungsbereich aufweist, und
daß die erste leitende Schicht durch den ersten eingeschnittenen Abschnitt in Kontakt mit der Seitenwand der Halbleiterschicht ist, die eine Form des zweiten eingeschnittenen Abschnittes (1a) definiert.

6. Halbleitereinrichtung nach einem der Ansprüche 2 bis 5, da durch gekennzeichnet,
daß die erste leitende Schicht eine obere leitende Schicht und eine untere leitende Schicht aufweist,
daß die untere leitende Schicht (241a) an der Seitenwand der Halbleiterschicht mit der dazwischen angeordneten Seitenwandiso lierschicht (15a) ausgebildet ist und sich in Kontakt mit einer oberen Oberfläche der ersten Isolierschicht erstreckt, und
daß die obere leitende Schicht (242) in Kontakt mit einer oberen Oberfläche der unteren leitenden Schicht und in Kontakt mit einer oberen Oberfläche der Halbleiterschicht ist, um mit dem ersten Dotierungsbereich verbunden zu sein.

7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6, der weiter einen Kondensator aufweist, wobei die zweite leitende Schicht als eine untere Elektrodenschicht des Kondensators dient.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 7, da durch gekennzeichnet, daß die erste leitende Schicht als eine Bitleitung dient.

9. Halbleitereinrichtung nach einem der Ansprüche 1 bis 8, da durch gekennzeichnet, daß die Gateelektrodenschicht als eine Wortleitung dient.

10. Halbleitereinrichtung nach einem der Ansprüche 1 bis 9, da durch gekennzeichnet, daß der erste und der zweite Dotierungsbereich als ein Paar von Source/Drain-Bereichen dienen.

11. Halbleitereinrichtung nach einem der Ansprüche 1 bis 10, die weiter eine dritte Isolierschicht und eine Verbindungsschicht aufweist, wobei die dritte Isolierschicht auf der zweiten leitenden Schicht ausgebildet ist, und die Verbindungsschicht auf der dritten Iso lierschicht ausgebildet ist.

12. Halbleitereinrichtung nach einem der Ansprüche 1 bis 11, die weiter
eine Mehrzahl von Halbleiterschichten, die in einer ersten Rich tung mit einem vorbestimmten Abstand voneinander ausgebildet sind, eine Mehrzahl von Halbleiterschichten, die in einer zweiten Richtung, die die erste Richtung kreuzt, mit einem vorbestimmten Abstand voneinander ausgebildet sind, und eine Seitenwandisolier schicht, die eine Seitenwand von jeder der Halbleiterschichten bedeckt, aufweist,
wobei die Seitenwandisolierschicht zwischen die zueinander be nachbarten und in der ersten Richtung angeordneten Halbleiter schichten gefüllt ist, und die Seitenwandisolierschicht und die erste leitende Schicht zwischen die Halbleiterschichten, die be nachbart zueinander und in der zweiten Richtung angeordnet sind, gefüllt sind.

13. Halbleitereinrichtung nach Anspruch 12, dadurch gekennzeich net, daß die entsprechenden ersten Dotierungsbereiche, die in der ent sprechenden Mehrzahl von Halbleiterschichten, die in der ersten Richtung angeordnet sind, mit der ersten leitenden Schicht ver bunden sind.

14. Halbleitereinrichtung nach Anspruch 12 oder 13, dadurch ge kennzeichnet, daß die erste leitende Schicht als eine Bitleitung dient.

15. Halbleitereinrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die entsprechenden Gateelektrodenschichten, die auf der Mehr zahl von Halbleiterschichten, die in der zweiten Richtung ange ordnet sind, ausgebildet sind, miteinander elektrisch verbunden sind.

16. Halbleitereinrichtung nach Anspruch 15, dadurch gekennzeich net, daß die Gateelektrodenschichten, die miteinander elektrisch ver bunden sind, als Wortleitungen dienen.

17. Verfahren zur Herstellung einer Halbleitereinrichtung mit den Schritten:
Ausbilden einer ersten Isolierschicht (13, 413), auf einer Haupt oberfläche eines Halbleitersubstrates (11, 411),
Ausbilden einer Halbleiterschicht (1, 101, 201, 401) eines ersten Leitungstyps auf einer oberen Oberfläche der ersten Isolier schicht in Kontakt mit der oberen Oberfläche,
Ausbilden einer Gateelektrodenschicht (3, 403) auf einem Bereich einer Oberfläche der Halbleiterschicht, wobei eine Gateisolier schicht (5, 405) dazwischen angeordnet wird,
Ausbilden eines ersten und eines zweiten Dotierungsbereiches (7, 407) eines zweiten Leitungstyps der Halbleiterschicht so, daß ein Bereich der Halbleiterschicht, der direkt unter der Gateelektro denschicht angeordnet ist, dazwischen angeordnet ist,
Ausbilden einer ersten leitenden Schicht (41a, 141a, 241a, 242, 420), die mit dem ersten Dotierungsbereich verbunden ist, und sich in Kontakt mit einer oberen Oberfläche der ersten Isolier schicht erstreckt,
Ausbilden einer zweiten Isolierschicht (19, 419) auf der ersten Isolierschicht, wobei die zweite Isolierschicht die Halbleiter schicht und erste Isolierschicht bedeckt und eine Öffnung (19a, 419a) aufweist, die den zweiten Dotierungsbereich erreicht, und Ausbilden einer zweiten leitenden Schicht (21, 435) auf der zwei ten Isolierschicht, wobei die zweite leitende Schicht durch die Öffnung in Kontakt mit dem zweiten Dotierungsbereich ist.

18. Verfahren nach Anspruch 17, das weiter den Schritt des Ausbildens einer Seitenwandisolierschicht (15a) so, daß sie eine Seitenwand der Halbleiterschicht bedeckt, aufweist, wobei die erste leitende Schicht an der Seitenwand der Halblei terschicht ausgebildet ist, wobei die Seitenwandisolierschicht dazwischen angeordnet ist.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet,
daß der Schritt der Ausbildung der Seitenwandisolierschicht den Schritt des Ausbildens der Seitenwandisolierschicht so, daß sie einen ersten eingeschnittenen Abschnitt aufweist, der die Seiten wand der Halbleiterschicht von einer Seitenwand der Seitenwand isolierschicht aus erreicht, aufweist, und
daß die erste leitende Schicht durch den ersten eingeschnittenen Abschnitt in Kontakt mit der Seitenwand der Halbleiterschicht ausgebildet ist.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet,
daß der Schritt der Ausbildung der Halbleiterschicht den Schritt des Ausbildens eines zweiten eingeschnittenen Abschnittes (1a) an einer Seitenwand eines Bereiches der Halbleiterschicht aufweist, in welchem der erste Dotierungsbereich auszubilden ist, und
daß die erste leitende Schicht durch den ersten eingeschnittenen Abschnitt in Kontakt mit der die Form des zweiten eingeschnitte nen Abschnittes definierenden Seitenwand der Halbleiterschicht ausgebildet ist.

21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch ge kennzeichnet, daß die erste leitende Schicht so ausgebildet wird, daß sie eine obere leitende Schicht (242) und eine untere leitende Schicht (241a) aufweist,
daß die untere leitende Schicht an der Seitenwand der Halbleiter schicht, wobei die Seitenwandisolierschicht (15a) dazwischen an geordnet ist, ausgebildet wird und sich in Kontakt mit einer obe ren Oberfläche der ersten Isolierschicht erstreckt und
daß die untere leitende Schicht (242) in Kontakt mit einer oberen Oberfläche der unteren leitenden Schicht und in Kontakt mit einer oberen Oberfläche der Halbleiterschicht ausgebildet wird, um mit dem ersten Dotierungsbereich verbunden zu sein.