DE4412055C1 - MOS terminal resistance circuit for transmission line - Google Patents
MOS terminal resistance circuit for transmission lineInfo
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Abstract
Description
In nachrichtentechnischen Systemen und bei Computern müssen zur Übertragung von sehr hohen Datenraten zwischen integrier ten Bausteinen Leitungen mit definiertem Wellenwiderstand verwendet werden und am Leitungsende mit einem Widerstand ab geschlossen werden, der dem Wellenwiderstand der Leitung ent spricht. Andernfalls treten Reflexionen und damit Störungen auf, die sich dem Nutzsignal überlagern und am Empfänger zu Bitfehlern führen können.In communications systems and computers for the transfer of very high data rates between integrier ten building blocks cables with defined characteristic impedance be used and at the end of the line with a resistor be closed, which ent the wave resistance of the line speaks. Otherwise, reflections and disturbances occur on, which overlap the useful signal and at the receiver Can lead to bit errors.
Datenraten im Bereich von ca. 100 MBit/s bis 1 GBit/s waren bei integrierten Schaltungen früher Bipolar- oder Gallium arsenid-Bausteinen vorbehalten; durch Fortschritte in der Halbleitertechnologie haben inzwischen auch CMOS-Bausteine diesen Geschwindigkeitsbereich erreicht. Bei der Übertragung so hoher Datenraten sind deshalb auch an den Eingängen von CMOS-Bausteinen Abschlußwiderstände erforderlich.Data rates were in the range of approximately 100 Mbit / s to 1 Gbit / s In the case of integrated circuits, it used to be bipolar or gallium reserved arsenide building blocks; through advances in Semiconductor technology now also has CMOS devices reached this speed range. When transferring such high data rates are therefore also at the inputs of CMOS devices terminating resistors required.
Bislang werden bei CMOS-Bausteinen die Abschlußwiderstände außerhalb des Bausteins auf der Leiterplatte dicht an den entsprechenden Eingangspins angeordnet. Bausteine von Ver mittlungssystemen, z. B. Koppelfeldbausteine, oder von Compu tern, z. B. Speicher mit Adreß- und Datenleitungen, können eine große Anzahl von Eingängen haben, so daß für die zugehö rigen Abschlußwiderstände ein wesentlicher Platzbedarf ent steht, der die Packungsdichte auf der Baugruppe reduziert. Bei hohen Frequenzen ist folgender Umstand von weiterem Nach teil: Der Abschluß erfolgt nicht unmittelbar an der Eingangs stufe des Empfängerbausteins; vielmehr befinden sich zwischen Abschlußwiderstand und Eingangsstufe noch das Gehäuse des Bausteins und die Schutzstrukturen gegen elektrostatische Aufladung, die bei CMOS-Bausteinen notwendig sind. Elektrisch gesehen besteht das Gehäuse im Wesentlichen aus Leitungs induktivitäten und -kapazitäten wie Pin- und Bond-Indukti vitäten und parasitären Lastkapazitäten; dazu kommen noch Koppelinduktivitäten und -kapazitäten zwischen den Pins. Der Weg vom externen Abschlußwiderstand zur Eingangsstufe kann als nichtabgeschlossene Leitung betrachtet werden, die zu Reflexionen führt, auf Grund derer die Übertragung hoher Frequenzen schwierig wird. Abschlußwiderstände sind z. B. aus der Analogtechnik (SAFFERTHAL, A. Dipl.-Ing.: Terminieren von Signalleitungen - in: Elektronik 22/1990, S. 236-254) bekannt.So far, the terminating resistors have been used in CMOS devices outside the module on the circuit board close to the corresponding input pins arranged. Building blocks from Ver averaging systems, e.g. B. switching matrix modules, or from Compu tern, e.g. B. memory with address and data lines have a large number of inputs, so that for the associated terminating resistors a significant space requirement stands, which reduces the packing density on the assembly. At high frequencies the following circumstance is of further concern part: The conclusion does not take place immediately at the entrance level of the receiver module; rather are between Termination resistor and input stage still the housing of the Building blocks and the protective structures against electrostatic Charging, which are necessary with CMOS devices. Electrical seen the housing consists essentially of conduction inductors and capacitors such as pin and bond inductors varities and parasitic load capacities; as retaining Coupling inductors and capacitances between the pins. Of the Can go from the external terminating resistor to the input stage to be regarded as an incomplete line leading to Reflections, due to which the transmission is high Frequencies becomes difficult. Terminations are z. B. from analog technology (SAFFERTHAL, A. Dipl.-Ing .: Termination of Signal lines - in: Electronics 22/1990, pp. 236-254) known.
Auf Grund der beschriebenen Nachteile wäre es wünschenswert, die Leitung auf dem Chip direkt an der Eingangsstufe abzu schließen. Bei gängigen CMOS-Technologien steht aber keine ausreichend genaue Widerstandsschicht zur Verfügung; Poly silizium- oder Metallbahnen und Wannenwiderstände haben zu große Fertigungstoleranzen und große Temperaturkoeffizienten, die zu Gesamtvariationen im Widerstandswert von ± 50% führen können. Bei solchen Variationen entstehen unerwünschte Refle xionen und - wenn der Sender als Stromquelle arbeitet, was in der Praxis oft der Fall ist - große Schwankungen in den Ein gangspegeln.Because of the disadvantages described, it would be desirable the line on the chip directly from the input stage shut down. With common CMOS technologies, however, there is none sufficiently precise resistance layer available; Poly silicon or metal tracks and tub resistances have too large manufacturing tolerances and large temperature coefficients, which lead to total variations in the resistance value of ± 50% can. With such variations, undesirable refle arise xions and - if the transmitter works as a power source, what in practice is often the case - large fluctuations in the one gear levels.
Ein Präzisionswiderstand in MOS-Technologie ist zusammen mit der zugehörigen Ansteuerschaltung z. B. aus derr GB 22 48 143 A bekannt.A precision resistor in MOS technology is together with the associated control circuit z. B. from GB 22 48 143 A known.
Die vorliegende Erfindung stellt sich nun die Aufgabe, die Realisierung eines genauen Abschlußwiderstands in CMOS-Tech nologie anzugeben.The present invention now has the task of Realization of an exact termination resistance in CMOS-Tech technology.
Die Erfindung betrifft eine CMOS-Abschlußschaltung; diese Ab
schlußschaltung ist erfindungsgemäß dadurch gekennzeichnet,
daß der Abschlußwiderstand durch ein CMOS-Transmission-Gate ge
bildet ist, das mit seinen Steuerelektroden an die Steuerelek
troden eines integrierten Referenz-Transmission-Gates ange
schlossen ist,
dessen eine Steuerelektrode mit dem Ausgang eines als Diffe
renzverstärker geschalteten ersten Operationsverstärkers ver
bunden ist,
dessen andere Steuerelektrode mit dem Ausgang eines über seinen
invertierenden Eingang dem Differenzverstärker nachge
schalteten, als invertierender Verstärker (mit zweckmäßiger
weise gleichen Widerstandswerten des Vorwiderstands und des
Rückkopplungswiderstands) geschalteten zweiten Operations
verstärkers verbunden ist
und das zusammen mit einem Stromspiegel-Transistor einer von
einer Referenzstromquelle her gespeisten Stromspiegelschaltung
eine Serienschaltung bildet, die parallel zu einer von einem
externen Referenzwiderstand (mit dem gewünschten Abschlußwider
standswert entsprechendem Widerstandswert) und einem weiteren
Stromspiegel-Transistor gebildeten weiteren Serienschaltung an
einer Abschlußpotentialquelle liegt,
wobei die beiden Eingänge des Differenzverstärkers mit den bei
den inneren Verbindungspunkten der beiden Serienschaltungen
verbunden sind;
die Transistoren der Stromspiegelschaltung können dabei zweck
mäßigerweise jeweils gleiche Kanallängen bzw. -weiten haben.The invention relates to a CMOS termination circuit; From this circuit is according to the invention characterized in that the terminating resistor is formed by a CMOS transmission gate which is connected with its control electrodes to the control electrodes of an integrated reference transmission gate.
whose one control electrode is connected to the output of a first operational amplifier connected as a differential amplifier,
whose other control electrode is connected to the output of a differential amplifier connected via its inverting input, connected as an inverting amplifier (with expediently equal resistance values of the series resistor and the feedback resistor) connected to the second operational amplifier and that together with a current mirror transistor from a reference current source fed current mirror circuit forms a series circuit which is connected in parallel to a further series circuit formed by an external reference resistor (with the desired terminating resistance value corresponding resistance value) and a further current mirror transistor at a terminating potential source,
the two inputs of the differential amplifier being connected to those at the inner connection points of the two series circuits;
the transistors of the current mirror circuit can expediently have the same channel lengths or widths.
Die Erfindung bringt den Vorteil mit sich, genaue interne Abschlußwiderstände in CMOS-Technologie zu ermöglichen und damit auf externe Abschlußwiderstände verzichten zu können, den Platzbedarf zu reduzieren und eine höhere Integration auf der Baugruppe zu erreichen; zugleich wird das Hochfrequenz verhalten verbessert, so daß höhere Bitraten möglich sind.The invention has the advantage of being precise internal Enable termination resistors in CMOS technology and to be able to do without external terminating resistors, reduce the space requirement and higher integration to reach the assembly; at the same time it becomes high frequency behavior improved so that higher bit rates are possible.
In Weiterbildung der Erfindung kann auch dem in Serie zum externen Referenzwiderstand liegenden Stromspiegel-Transistor der mit einer Referenzspannungsquelle versehene Eingangskreis eines Komparators parallelgeschaltet sein, dessen Ausgang di rekt bzw. über einen Inverter zu den Steuereingängen zweier CMOS-Transistoren entgegengesetzten Kanaltyps führen, deren einer mit seinen Hauptelektroden zwischen Masse und der Aus gangsleitung des einen Differenzverstärkers liegt und deren anderer mit seinen Hauptelektroden zwischen der Versorgungs potentialquelle und der Ausgangsleitung des anderen Differenz verstärkers liegt, vorgesehen sein; dies ermöglicht es, flexibel zwischen internem oder externem Abschluß zu wech seln, was die Signalverteilung an mehrere Bausteine erleich tern kann.In a further development of the invention, the in series for external reference resistor lying current mirror transistor the input circuit provided with a reference voltage source a comparator connected in parallel, the output of which is di rect or via an inverter to the control inputs of two CMOS transistors lead opposite channel types, their one with its main electrodes between ground and the out gangsleitung of a differential amplifier and their another with its main electrodes between the supply potential source and the output line of the other difference amplifier is to be provided; this enables flexible to switch between internal or external degrees selen, which facilitates the signal distribution to several blocks tern can.
Weitere Besonderheiten der Erfindung werden aus der nachste henden Beschreibung an Hand der Zeichnungen ersichtlich. Dabei zeigenFurther special features of the invention will emerge from the next Description can be seen from the drawings. Show
Fig. 1 ein Ausführungsbeispiel einer CMOS- Abschlußwiderstandsschaltung gemäß der Erfindung und Fig. 1 shows an embodiment of a CMOS termination resistor circuit according to the invention and
Fig. 2 ein weiteres Ausführungsbeispiel einer solchen CMOS- Abschlußwiderstandsschaltung; Fig. 2 shows another embodiment of such a CMOS-terminating resistor circuit;
Fig. 3 zeigt dazu ein Anwendungsbeispiel. Fig. 3 shows to an application example.
Fig. 4 zeigt eine Weiterbildung einer CMOS-Abschluß- Widerstandsschaltung gemäß der Erfindung, und Fig. 4 shows a development of a CMOS-terminating resistor circuit according to the invention, and
Fig. 5 zeigt ein Anwendungsbeispiel dazu. Fig. 5 shows an application example of this.
In der in Fig. 1 skizzierten CMOS-Abschlußwiderstandsschaltung ist der Abschlußwiderstand erfindungsgemäß mit einem sog. Transmission-Gate realisiert. Ein Transmission-Gate besteht im Prinzip aus einem p-Kanal-Transistor und einem ihm paral lelgeschalteten n-Kanal-Transistor. Die Verwendung eines Transmission-Gates als Widerstand ist in der CMOS-Technik an sich bekannt. Die Transistoren werden dabei im Widerstandsbe reich ihrer Kennlinien betrieben, d. h. es wird der Umstand ausgenutzt, daß für genügend kleine Drain-Source-Spannungen ein MOS-Transistor sich zwischen Drain- und Source-Anschluß wie ein linearer ohmscher Widerstand verhält. Der Wider standswert hängt dabei von der Gate-Source-Spannung ab und kann damit eingestellt werden. Um nun das Transmission-Gate TG (in Fig. 1) auf einen definierten Widerstand von z. B. 50 Ω einzustellen, wird ein externer Widerstand R (außerhalb des Bausteins) als Referenzelement verwendet, dessen Widerstands wert dem gewünschten Abschlußwiderstandswert entspricht. Das Transmission-Gate TG bildet zusammen mit einem Stromspiegel- Transistor SA einer von einer Referenzstromquelle J her gespeisten Stromspiegelschaltung TD, SA, SB eine Seri enschaltung TG-SA, die parallel zu einer von dem externen Referenzwiderstand R und einem weiteren Stromspiegel- Transistor SB gebildeten weiteren Serienschaltung R-SB an einer mit ihrer Spannung dem gewünschten Abschlußpotential entsprechenden Abschlußpotentialquelle U liegt. Die eine Steuerelektrode des Transmission-Gates TG ist mit dem Ausgang eines als Differenzverstärker geschalteten ersten Opera tionsverstärkers DV1 verbunden; seine andere Steuerelektrode ist mit dem Ausgang eines über seinen invertierenden Eingang dem Differenzverstärker DV1 nachgeschalteten, als invertie render Verstärker geschalteten zweiten Operationsverstärkers verbunden. Dessen Vorwiderstand R1 und Rückkopplungswider stand R2 haben zweckmäßigerweise gleiche Widerstandswerte, so daß die Verstärkung gleich 1 ist. Die beiden Eingänge des Differenzverstärkers DV1 sind, wie dies auch aus Fig. 1 ersichtlich ist, mit den beiden inneren Verbindungspunkten A, B der beiden Serienschaltungen TG-SA, R-SB verbunden, d. h. mit dem Verbindungspunkt A zwischen Transmission-Gate TG und Stromspiegel-Transistor SA bzw. mit dem Verbindungspunkt B zwischen Referenzwiderstand R und Stromspiegel-Transistor SB. Die Transistoren TD, SA, SB der Stromspiegelschaltung haben zweckmäßigerweise jeweils gleiche Kanallängen bzw. -weiten; dann ist der durch die Stromspiegel-Transistoren SA, SB fließende Strom jeweils gerade so groß wie der durch den Dioden-Transistor TD fließende Strom, d. h. es wird der Re ferenzstrom J vom Dioden-Transistor TD auf die Stromspiegel- Transistoren SA und SB gespiegelt. Die Erzeugung eines Refe renzstromes ist aus der Literatur (z. B. Paul R. Gray, Robert G. Meyer, "Analysis and Design of Analog Integrated Cir cuits", John Wiley & Sons, New York, 1984) vielfach bekannt und braucht hier nicht weiter erläutert zu werden.In the CMOS terminating resistor circuit outlined in FIG. 1, the terminating resistor is implemented according to the invention with a so-called transmission gate. A transmission gate basically consists of a p-channel transistor and an n-channel transistor connected in parallel with it. The use of a transmission gate as a resistor is known per se in CMOS technology. The transistors are operated in the range of their characteristic curves, ie the fact is exploited that a MOS transistor behaves like a linear ohmic resistor between drain and source connection for sufficiently low drain-source voltages. The resistance value depends on the gate-source voltage and can be adjusted. In order now the transmission gate TG (in Fig. 1) to a defined resistance of z. B. set 50 Ω, an external resistor R (outside the block) is used as a reference element, the resistance value of which corresponds to the desired terminating resistance value. The transmission gate TG forms, together with a current mirror transistor SA, a current mirror circuit TD, SA, SB fed by a reference current source J, a series circuit TG-SA which is formed in parallel with one formed by the external reference resistor R and a further current mirror transistor SB Another series circuit R-SB is connected to a termination potential source U which corresponds to the desired termination potential with its voltage. The one control electrode of the transmission gate TG is connected to the output of a first operational amplifier DV1 connected as a differential amplifier; its other control electrode is connected to the output of a second operational amplifier connected downstream of the differential amplifier DV1 via its inverting input and connected as an inverting render amplifier. Its series resistor R1 and feedback resistor R2 advantageously have the same resistance values, so that the gain is 1. As can also be seen from FIG. 1, the two inputs of the differential amplifier DV1 are connected to the two inner connection points A, B of the two series circuits TG-SA, R-SB, ie to the connection point A between the transmission gate TG and the current mirror -Transistor SA or with the connection point B between reference resistor R and current mirror transistor SB. The transistors TD, SA, SB of the current mirror circuit advantageously each have the same channel lengths or widths; then the current flowing through the current mirror transistors SA, SB is in each case just as large as the current flowing through the diode transistor TD, ie the reference current J is mirrored by the diode transistor TD onto the current mirror transistors SA and SB. The generation of a reference current is widely known from the literature (for example Paul R. Gray, Robert G. Meyer, "Analysis and Design of Analog Integrated Cuits", John Wiley & Sons, New York, 1984) and is required here not to be explained further.
Wenn durch die Stromspiegel-Transistoren SA und SB gleiche Ströme fließen, fließen auch durch den externen Referenz widerstand R und der interne Transmission-Gate TG gleiche Ströme. Der Differenzverstärker DV1 vergleicht die Spannungen an den Punkten A und B und erzeugt eine Ausgangsspannung UGN, die über den entsprechenden Steuereingang des Transmission- Gates TG den Widerstand des n-Kanal-Transistors im Transmis sion-Gate steuert. In entsprechender Weise steuert der inver tierende Verstärker DV2 mit seiner Ausgangsspannung UGP den Widerstand des p-Kanal-Transistors im Transmission-Gate. Die Widerstände R1 und R2 des invertierenden Verstärkers DV2 können in CMOS-Technik als Wannenwiderstände realisiert sein, da es zur Verstärkungseinstellung nur auf das Verhältnis der Widerstandswerte ankommt, nicht aber auf die absoluten Werte. Am Ausgang des invertierenden Verstärkers DV2 entsteht als Ausgangsspannung die Differenzspannung UGP = 2·U-UGN. Bezogen auf die Abschlußspannung U liegen also am p-Kanal- Transistor und am n-Kanal-Transistor des Transmission-Gates TG im Betrag gleich große Gate-Source-Spannungen mit umge kehrten Vorzeichen an; beide Transistoren werden somit gleichsinnig mehr oder weniger leitend. Ist in der Schal tungsanordnung nach Fig. 1 das Potential am Schaltungspunkt B positiver als am Schaltungspunkt A, so bedeutet dies, daß der Widerstandswert des Transmission-Gates TG größer ist als der jenige des Referenzwiderstands R, da ja durch beide gleiche Ströme fließen. Dies hat zur Folge, daß die Steuerspannung UGN ansteigt und die Steuerspannung UGP absinkt, so daß das Transmission-Gate TG weiter aufgesteuert und damit sein Wi derstand verkleinert wird, und zwar so lange, bis die Wider standswerte von Transmission-Gate TG und Referenzwiderstand R gleich sind und die Schaltungspunkte A und B auf gleichem Potential liegen.If the same current flows through the current mirror transistors SA and SB, the same current flows through the external reference resistor R and the internal transmission gate TG. The differential amplifier DV1 compares the voltages at points A and B and generates an output voltage U GN which controls the resistance of the n-channel transistor in the transmission gate via the corresponding control input of the transmission gate TG. In a corresponding manner, the inverting amplifier DV2 controls with its output voltage U GP the resistance of the p-channel transistor in the transmission gate. The resistors R1 and R2 of the inverting amplifier DV2 can be implemented in CMOS technology as well resistors, since the gain setting depends only on the ratio of the resistance values, but not on the absolute values. At the output of the inverting amplifier DV2, the differential voltage U GP = 2 · UU GN arises as the output voltage. Based on the terminating voltage U, the p-channel transistor and the n-channel transistor of the transmission gate TG have the same magnitude gate-source voltages with the opposite sign; both transistors thus become more or less conductive in the same direction. Is in the formwork, the potential at node B processing arrangement of FIG. 1 more positive than the node A, so this means that the resistance of the transmission gate TG is greater than the one who of the reference resistor R, since flow through both equal currents. This has the consequence that the control voltage U GN increases and the control voltage U GP decreases, so that the transmission gate TG is further opened and thus its resistance is reduced, namely until the resistance values of transmission gate TG and Reference resistance R are the same and the circuit points A and B are at the same potential.
Auf diese Weise wird der Widerstandswert des internen, d. h. integrierten Transmission-Gates TG automatisch auf den Wert des externen Widerstands R geregelt. Die Regelspannungen UGN und UGP können dann zur Steuerung des eigentlichen Abschluß widerstands verwendet werden. In Fig. 1 ist als Beispiel ein differentieller Eingang mit zwei Transmission-Gates TG1 und TG2 als Abschluß zweier Eingangsklemmen e1, e2 dargestellt. Die Transmission-Gates TG1 und TG2 werden ebenso wie das Transmission-Gate TG dimensioniert und nahe diesem plaziert, so daß sie insoweit identisch mit dem Transmission-Gate TG sind und an ihnen durch die Regelspannungen UGN und UGP der gleiche Widerstandswert eingestellt wird.In this way, the resistance value of the internal, ie integrated, transmission gate TG is automatically regulated to the value of the external resistance R. The control voltages U GN and U GP can then be used to control the actual termination resistance. In Fig. 1, as an example, a differential input with two transmission gates TG1 and TG2 of two input terminals as the end e1, e2 shown. The transmission gates TG1 and TG2, like the transmission gate TG, are dimensioned and placed close to them, so that they are identical to the extent that the transmission gate TG is used and the same resistance value is set on them by the control voltages U GN and U GP .
Um Verlustleistung zu sparen, kann der Widerstandswert des externen Widerstands R vergrößert werden, während die Größe des hindurchfließenden Stromes entsprechend verringert wird. Hat der Widerstand R beispielsweise den 10-fachen Wert-des gewünschten Abschlußwiderstands, dann muß der Wert des durch den Stromspiegel-Transistor SB fließenden Stroms ein Zehntel des Wertes des Referenzstroms J betragen, um an den Verbin dungspunkten A und B wieder gleiches Potential zu erhalten.To save power loss, the resistance value of the external resistance R can be increased while the size of the current flowing through it is reduced accordingly. If the resistance R has, for example, 10 times the value desired terminating resistance, then the value of the through the current mirror transistor SB flowing current one tenth of the value of the reference current J to connect to the points A and B to get the same potential again.
Dies ist am Stromspiegel leicht realisierbar, indem die Weite des Stromspiegel-Transistors SB auf ein Zehntel der Weite des Stromspiegel-Transistors SA dimensioniert wird.This can be easily realized on the current mirror by the width of the current mirror transistor SB to a tenth of the width of the Current mirror transistor SA is dimensioned.
Für bestimmte Anwendungen mit differentieller Signalübertra gung ist es erforderlich, Eingangsklemmen nicht jeweils für sich gegen ein Abschlußpotential U abzuschließen, sondern einen Abschlußwiderstand zwischen den beiden Eingangsklemmen vorzusehen. Dies kann beispielsweise bei einem (von IEEE standardisierten) sog. SCI-LVDS-Interface (Draft Standard for SCI LVDS, Low Voltage differential Signals, IEEE-Standard P1596.3 vom 9.9.1993) der Fall sein, wie es in Fig. 3 skiz ziert ist: Die Übertragung erfolgt differentiell; der Emp fängereingang wird mit einem Widerstand RAE zwischen den Signalleitungsadern a, b abgeschlossen, wobei der Wert des Abschlußwiderstands den doppelten Wert des Wellenwiderstands der Signalleitung haben muß.For certain applications with differential signal transmission, it is necessary not to terminate input terminals individually against a termination potential U, but to provide a terminating resistor between the two input terminals. This can be the case, for example, in the case of a so-called SCI-LVDS interface (standardized by IEEE) (Draft Standard for SCI LVDS, Low Voltage differential Signals, IEEE standard P1596.3 from 9.9.1993), as is shown in FIG. 3 is sketched: The transmission is differential; the receiver input Emp is terminated with a resistor R AE between the signal line wires a, b, the value of the terminating resistor having to have twice the value of the characteristic impedance of the signal line.
Ein solcher schwebender Abschlußwiderstand (RAE in Fig. 3) kann wiederum mittels eines Transmission-Gates (TGAE in der im übrigen weiter unten erläuterten Fig. 2) realisiert werden, das in der an Hand von Fig. 1 erläuterten Weise von den Aus gangsspannungen UGN und UGP eines Differenzverstärkers DV1 und eines ihm nachgeschalteten invertierenden Verstärkers DV2 gesteuert wird, wobei der Differenzverstärker DV1 mit seiner einen Eingangsklemme am Verbindungspunkt der Serienschaltung eines Referenz-Transmission-Gates TG und eines Stromspiegel- Transistors SA und mit seiner anderen Eingangsklemme am Ver bindungspunkt der Serienschaltung eines Referenzwiderstands R und eines Stromspiegel-Transistors SB liegt.Such a floating terminating resistor (R AE in Fig. 3) can in turn be realized by means of a transmission gate (TG AE in the rest of Fig. 2 explained below), which in the manner explained with reference to Fig. 1 from the off output voltages U GN and U GP of a differential amplifier DV1 and a downstream inverting amplifier DV2 is controlled, the differential amplifier DV1 with its one input terminal at the connection point of the series connection of a reference transmission gate TG and a current mirror transistor SA and with its other input terminal on Ver connection point of the series connection of a reference resistor R and a current mirror transistor SB.
Eine optimale Einstellung auf den Referenzwiderstand R wird erreicht, wenn die an den Serienschaltungen TG-SA, R-SB liegende Spannung U etwa in die Mitte zwischen dem High- und dem Low-Pegel des Eingangssignals gelegt wird. Wenn der Gleichstromanteil des Eingangssignals unbekannt ist oder sich ändern kann, wird die Spannung U zweckmäßig gleich der halben Versorgungsspannung gewählt. Je weiter der Gleichtaktanteil des Eingangssignals vom Wert U weg liegt, desto mehr kann sich dann der Widerstandswert des am abzuschließenden Ein gang liegenden Transmission-Gates von demjenigen des Refe renzwiderstands R unterscheiden. Dabei entsteht indessen ein Kompensationseffekt: Nähert sich z. B. der Gleichtaktanteil dem Massepotential (Ground), dann steigt der Widerstand des p-Kanal-Transistors des Transmission-Gates. Gleichzeitig steigt aber die Gate-Source-Spannung des n-Kanal-Transistors an, und demzufolge sinkt der Widerstand des n-Kanal-Transi stors. Auf diese Weise wird die Zunahme des Widerstands des p-Kanal-Transistors zum großen Teil kompensiert. Nähert sich der Gleichtaktanteil der Versorgungsspannung UDD, so tritt derselbe Kompensationseffekt am p-Kanal-Transistor auf.An optimal setting for the reference resistance R is achieved if the voltage U across the series circuits TG-SA, R-SB is placed approximately in the middle between the high and low levels of the input signal. If the DC component of the input signal is unknown or can change, the voltage U is expediently chosen to be equal to half the supply voltage. The further the common-mode component of the input signal lies away from the value U, the more the resistance value of the transmission gate located at the input to be terminated can differ from that of the reference resistor R. However, this creates a compensation effect. B. the common-mode component of the ground potential, then the resistance of the p-channel transistor of the transmission gate increases. At the same time, however, the gate-source voltage of the n-channel transistor rises, and consequently the resistance of the n-channel transistor drops. In this way, the increase in the resistance of the p-channel transistor is largely compensated for. If the common mode component approaches the supply voltage U DD , the same compensation effect occurs on the p-channel transistor.
Simulationen haben gezeigt, daß in einer heutigen 0.5 µ CMOS- Technologie mit 3.3 V Versorgungsspannung eine gute Kompensa tion erreicht wird, wenn die Spannung U etwa bei der halben Versorgungsspannung liegt. Der Gleichtaktanteil am Eingang kann sich dann praktisch im ganzen Bereich der Versorgungs spannung bewegen, wobei durch den beschriebenen Kompensati onseffekt auch an den Bereichsgrenzen noch ein akzeptabler Abschluß erreicht wird. Simulations have shown that in today's 0.5 µ CMOS Technology with 3.3 V supply voltage a good compensation tion is reached when the voltage U is about half Supply voltage is. The common mode component at the input can then be practically in the whole area of care move tension, with the described compensation onseffect even at the boundaries of the range an acceptable Conclusion is reached.
Bei dem erwähnten SCI-LVDS-Interface ist zwischen den Signal pegeln High und Low ein Mittenpegel von 1,2 V (bezogen auf das Massepotential des Senders) definiert; insofern wäre eine Abschlußspannung U von 1,2 V wünschenswert. Da dann der Ar beitsbereich für die Schaltung nach Fig. 1 jedoch etwas knapp sein mag, kann die Abschlußspannung U gleich der halben Ver sorgungsspannung gewählt werden, wie oben bereits beschrieben wurde. Gegebenenfalls ist es jedoch vorteilhafter, dann den Stromspiegel mit p-Kanal-Transistoren statt mit n-Kanal- Transistoren zu realisieren und an die Speisepotentialquelle UDD anzubinden; die Referenzstromquelle ist dann umzudrehen. Die Spannungen sind dann auf UDD bezogen, und es steht daher ein größerer Spannungsbereich für die Regelschaltung zur Verfügung. Eine solche CMOS-Abschlußwiderstandsschaltung für einen schwebenden Abschlußwiderstand TGAE ist in Fig. 2 skiz ziert. Die Funktion dieser Abschlußwiderstandsschaltung im übrigen ist im Prinzip gleich derjenigen der Abschluß widerstandsschaltung gemäß Fig. 1, so daß es hier keiner wei teren Erläuterungen mehr bedarf.In the SCI-LVDS interface mentioned, a center level of 1.2 V (based on the ground potential of the transmitter) is defined between the signal levels high and low; in this respect a termination voltage U of 1.2 V would be desirable. However, since the working range for the circuit according to FIG. 1 may be somewhat scarce, the terminating voltage U can be chosen equal to half the supply voltage, as already described above. If necessary, however, it is more advantageous to then implement the current mirror with p-channel transistors instead of n-channel transistors and to connect them to the supply potential source U DD ; the reference current source must then be turned over. The voltages are then related to U DD and there is therefore a larger voltage range available for the control circuit. Such a CMOS terminating resistor circuit for a floating terminating resistor TG AE is sketched in Fig. 2. The function of this terminating resistor circuit in the rest is in principle the same as that of the terminating resistor circuit according to FIG. 1, so that there is no need for further explanations here.
Die Spezifikation des in Fig. 3 skizzierten SCI-LVDS-Interface fordert auch für den Ausgang des Sendebausteins einen be stimmten Innenwiderstand, damit auch bei eventuell durch Unsymmetrien oder Störungen auftretenden rücklaufenden Wellen am Ausgang keine Reflexionen entstehen. Arbeitet dabei die Ausgangsstufe des Senders als Stromquelle, die einen einge prägten Strom auf die Leitung schickt, so ist der Ausgang hochohmig, und es muß auch zwischen den Ausgangsleitungen ein Abschlußwiderstend RAS integriert werden. Auch dafür kann vorteilhaft das an Hand von Fig. 2 beschriebene geregelte Transmission-Gate eingesetzt werden.The specification of the SCI-LVDS interface outlined in FIG. 3 also requires a certain internal resistance for the output of the transmitter module, so that no reflections occur at the output even if the returning waves occur due to asymmetries or interference. If the output stage of the transmitter works as a current source, which sends an embossed current to the line, the output is high-impedance, and a terminating resistor R AS must also be integrated between the output lines. The regulated transmission gate described with reference to FIG. 2 can also advantageously be used for this.
Insbesondere bei Vermittlungssystemen sind in deren Koppel feldern oftmals Signale oder Takte von einem Sendebaustein nicht nur zu einem einzigen CMOS-Empfangsbaustein zu übertra gen, sondern zu einer ganzen Reihe von CMOS-Empfangsbaustei nen, die dazu an einunddieselbe, das Signal bzw. den Takt führende Leitung angeschlossen sind, wobei die Leitung erst am letzten Baustein mit einem Abschlußwiderstand abgeschlos sen wird. Eine solche Konfiguration ist schematisch in Fig. 5 skizziert; die CMOS-Bausteine sind hier mit IC1, IC2, . . ., IC1 bezeichnet. Der Leitungsabschluß am letzten Baustein IC1 kann dabei mittels einer CMOS-Abschlußwiderstandsschaltung gemäß der Erfindung bewirkt werden, während die Eingänge der übri gen Bausteine hochohmig sein müssen.In switching systems in particular, signals or clocks are often to be transmitted in their coupling fields from a transmission module not only to a single CMOS reception module, but also to a whole series of CMOS reception modules which lead to the same signal or clock Line are connected, the line is only terminated at the last module with a terminating resistor. Such a configuration is outlined schematically in FIG. 5; the CMOS components are here with IC1, IC2,. . ., IC1 designated. The line termination at the last module IC1 can be effected by means of a CMOS terminating resistor circuit according to the invention, while the inputs of the remaining modules must be high-resistance.
Um nun wahlweise am Bausteineingang entweder einen definier ten Abschlußwiderstand oder aber einen Leerlaufwiderstand wirksam sein lassen und damit einheitliche CMOS-Bausteine verwenden zu können, kann nun, wie dies in Fig. 4 skizziert ist, in weiterer Ausgestaltung der Erfindung in den einzelnen Abschlußwiderstandsschaltungen dem in Serie zum externen Re ferenzwiderstand R liegenden Stromspiegel-Transistor SB der mit einer Referenzspannungsquelle Uref versehene Eingangs kreis eines Komparators DV3 parallelgeschaltet sein, dessen Ausgang direkt bzw. über einen Inverter I zu den Steuerein gängen zweier MOS-Transistoren entgegengesetzten Kanaltyps führen, deren einer mit seinen Hauptelektroden zwischen Masse und der Ausgangsleitung des einen Differenzverstärkers DV1 liegt und deren anderer mit seinen Hauptelektroden zwischen der Versorgungspotentialquelle UDD und der Ausgangsleitung des anderen Differenzverstärkers DV2 liegt. In Fig. 4 sind links noch- der externe Widerstand R, der Stromspiegel-Tran sistor SB und der erste Differenzverstärker DV1 der übrigen Abschlußwiderstandsschaltung dargestellt, wie sie insoweit im Beispiel in Fig. 1 in weiteren schaltungstechnischen Einzel heiten dargestellt ist. Als Komparator DV3 ist gemäß Fig. 14 ein zusätzlicher Differenzverstärker vorgesehen, dessen nichtinvertierender Eingang mit der Referenzspannungsquelle Uref verbunden ist. Die Referenzspannung muß kleiner sein als die Spannung im Regelungsbetrieb am Knoten B auftretende Spannung. Dann befindet sich der Ausgang des Komparators im Low-Zustand, also in der Nähe des Massepotentials, und der direkt nachfolgende n-Kanal-Transistor TN und der über den Inverter I nachfolgende p-Kanal-Transistor TP sind nichtlei tend und nehmen somit über die Steuerspannungsleitungen UGN, UGP (in Fig. 4 und Fig. 1) keinen Einfluß auf die Regelung des Abschlußwiderstandswertes. Die Referenzspannung läßt sich beispielsweise aus der Versorgungsspannung durch Spannungs teilung mit Hilfe von Wannenwiderständen ableiten, ohne daß dies hier noch weiterer Erläuterungen bedarf.In order to either have a defined terminating resistor or an open-circuit resistor active at the module input and thus being able to use uniform CMOS modules, it can now, as outlined in FIG. 4, in a further embodiment of the invention in the individual terminating resistor circuits Series to the external Re reference resistor R lying current mirror transistor SB the input circuit of a comparator DV3 provided with a reference voltage source U ref , the output of which leads directly or via an inverter I to the control inputs of two MOS transistors of opposite channel type, one of which with its main electrodes lie between ground and the output line of one differential amplifier DV1 and the other lies with its main electrodes between the supply potential source U DD and the output line of the other differential amplifier DV2. In Fig. 4, the external resistor R, the current mirror transistor SB and the first differential amplifier DV1 of the rest of the terminating resistor circuit are shown on the left, as shown in the example in FIG. 1 in further circuit-specific units. As a comparator DV3 14, an additional differential amplifier is shown in FIG. Provided, whose non-inverting input is connected to the reference voltage source U ref. The reference voltage must be less than the voltage occurring in control mode at node B. Then the output of the comparator is in the low state, that is to say in the vicinity of the ground potential, and the directly following n-channel transistor TN and the p-channel transistor TP following via the inverter I are non-conductive and thus take on the Control voltage lines U GN , U GP (in FIG. 4 and FIG. 1) have no influence on the regulation of the terminating resistance value. The reference voltage can be derived, for example, from the supply voltage by dividing the voltage with the help of trough resistors, without this requiring further explanation.
Läßt man nun in Abweichung von der Darstellung in Fig. 4 den externen Referenzwiderstand R weg (R → ∞), dann zieht der Stromspiegel-Transistor SB den Knoten B auf Massepotential, der Ausgang des Komparators DV3 geht in den High-Zustand, und die beiden Transistoren TN und TP schalten durch. Die beiden Transistoren TN und TP sollen auf Grund der Dimensionierung stärker sein als die Ausgangstransistoren der beiden Diffe renzverstärker DV1 und DV2. Damit gelangt die Ausgangsleitung UGN auf das Massepotential und die Ausgangsleitung UGP auf das Speisepotential UDD mit der Folge, daß die Transmission- Gates (TG in der Regelschaltung und TG1, TG2 (bzw. TGAE) an den Eingängen) hohe Widerstandswerte annehmen; die internen Abschlußwiderstände sind damit abgeschaltet.If one deviates from the illustration in FIG. 4, the external reference resistor R is removed (R → weg), then the current mirror transistor SB pulls the node B to ground potential, the output of the comparator DV3 goes high, and that both transistors TN and TP switch through. The two transistors TN and TP should be stronger due to the dimensioning than the output transistors of the two differential amplifiers DV1 and DV2. The output line U GN thus reaches the ground potential and the output line U GP reaches the supply potential U DD with the result that the transmission gates (TG in the control circuit and TG1, TG2 (or TG AE ) at the inputs) assume high resistance values ; the internal terminating resistors are switched off.
Im Anwendungsbeispiel gemäß Fig. 5 läßt man somit bei allen CMOS-Bausteinen IC1, . . ., mit Ausnahme des letzten, den ex ternen Referenzwiderstand (R in Fig. 4) weg, und nur nur beim letzten CMOS-Baustein IC1 sieht man diesen externen Referenz widerstand vor mit dem Ergebnis, daß die zu den CMOS-Baustei nen IC1, . . ., IC1 führende Leitung gerade an ihrem Ende durch den CMOS-Baustein IC1 ordnungsgemäß abgeschlossen ist.In the application example according to FIG. 5, all CMOS chips IC1,. . ., with the exception of the last one, the external reference resistor (R in Fig. 4) away, and only in the last CMOS chip IC1 one sees this external reference resistor with the result that the CMOS chips IC1, . . ., IC1 leading line is properly terminated at its end by the CMOS module IC1.
Claims (6)
dessen andere Steuerelektrode mit dem Ausgang eines über seinen invertierenden Eingang dem Differenzverstärker (DV1) nachgeschalteten, als invertierender Verstärker geschalteten zweiten Operationsverstärkers (DV2) verbunden ist und das zusammen mit einem Stromspiegel-Transistor (SA) einer von einer Referenzstromquelle (J) her gespeisten Strom spiegelschaltung (TD, SA, SB) eine Serienschaltung (TG-SA) bildet, die parallel zu einer von einem externen Referenz widerstand (R) mit dem gewünschten Abschlußwiderstandswert entsprechendem Widerstandswert und einem weiteren Strom spiegel-Transistor (SB) gebildeten weiteren Serienschaltung (R-SB) an einer Abschlußspannungsquelle (U) liegt,
wobei die beiden Eingänge des Differenzverstärkers (DV1) mit den Verbindungspunkten (A; B) der beiden Serienschaltungen (TG-SA; R-SB) verbunden sind.1. CMOS terminating resistor circuit, characterized in that the terminating resistor is formed by a CMOS transmission gate (TG1, TG2; TG AE ) which is connected with its control electrodes to the control electrodes of an internal reference transmission gate (TG) , whose one control electrode is connected to the output of a first operational amplifier (DV1) connected as a differential amplifier,
whose other control electrode is connected to the output of a second operational amplifier (DV2) connected downstream of the differential amplifier (DV1) via its inverting input and connected as an inverting amplifier and which, together with a current mirror transistor (SA), supplies a current fed by a reference current source (J) Mirror circuit (TD, SA, SB) forms a series circuit (TG-SA), which is formed in parallel with a further series circuit (R) formed by an external reference resistor (R) with the desired terminating resistance value and a further current mirror transistor (SB) -SB) is at a terminating voltage source (U),
the two inputs of the differential amplifier (DV1) being connected to the connection points (A; B) of the two series circuits (TG-SA; R-SB).
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041300A1 (en) * | 1998-12-31 | 2000-07-13 | Intel Corporation | On-chip termination |
| CN111431522A (en) * | 2020-04-22 | 2020-07-17 | 上海微阱电子科技有限公司 | MIPI drive circuit that can compatible output |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235952A (en) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | Signal transmission circuit and signal transmission equipment using the same |
| US5585741B1 (en) * | 1994-04-22 | 2000-05-02 | Unitrode Corp | Impedance emulator |
| US6037798A (en) * | 1996-05-08 | 2000-03-14 | Telefonaktiebolaget Lm Ericsson | Line receiver circuit having termination impedances with transmission gates connected in parallel |
| US6570561B1 (en) * | 1996-06-14 | 2003-05-27 | Texas Instruments Incorporated | Portable computer with low voltage differential signaling adapter |
| US6044110A (en) * | 1996-08-15 | 2000-03-28 | Lsi Logic Corporation | Method and apparatus for transmission line equalization |
| US5926031A (en) * | 1996-10-29 | 1999-07-20 | Linfinitymicroelectronics, Inc. | High speed digital bus termination |
| AU7367698A (en) * | 1997-05-07 | 1998-11-27 | California Micro Devices Corporation | Active termination circuit and method therefor |
| US6557066B1 (en) | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
| US6294937B1 (en) | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| US6130548A (en) * | 1999-07-09 | 2000-10-10 | Motorola Inc. | Signal converting receiver having constant hysteresis, and method therefor |
| US6181170B1 (en) | 1999-07-09 | 2001-01-30 | Motorola Inc. | Driver having substantially constant and linear output resistance, and method therefor |
| US6356113B1 (en) | 1999-12-28 | 2002-03-12 | International Business Machines Corp. | Recording channel with voltage-type write driver for use with transmission-line interconnect |
| US6424169B1 (en) | 2000-01-24 | 2002-07-23 | Broadcom Corporation | Active termination network |
| US6816987B1 (en) | 2000-03-25 | 2004-11-09 | Broadcom Corporation | Apparatus and method for built-in self-test of a data communications system |
| US6356103B1 (en) * | 2000-05-30 | 2002-03-12 | International Business Machines Corporation | CMOS small signal terminator and network |
| US6605958B2 (en) * | 2000-10-11 | 2003-08-12 | Vitesse Semiconductor Corporation | Precision on-chip transmission line termination |
| DE10115740A1 (en) | 2001-03-26 | 2002-10-02 | Ulrich Speck | Preparation for restenosis prophylaxis |
| US6744275B2 (en) * | 2002-02-01 | 2004-06-01 | Intel Corporation | Termination pair for a differential driver-differential receiver input output circuit |
| JP2003298395A (en) * | 2002-04-04 | 2003-10-17 | Mitsubishi Electric Corp | Differential terminating resistance adjusting circuit |
| DE10244847A1 (en) | 2002-09-20 | 2004-04-01 | Ulrich Prof. Dr. Speck | Medical device for drug delivery |
| DE10251473B3 (en) * | 2002-11-05 | 2004-06-17 | Siemens Ag | Protection circuit for protection against overvoltage for a CAN bus transceiver |
| KR100729916B1 (en) * | 2004-04-08 | 2007-06-18 | 주식회사 하이닉스반도체 | On Die Termination Circuit |
| US7417452B1 (en) | 2006-08-05 | 2008-08-26 | Altera Corporation | Techniques for providing adjustable on-chip termination impedance |
| US7423450B2 (en) * | 2006-08-22 | 2008-09-09 | Altera Corporation | Techniques for providing calibrated on-chip termination impedance |
| US7940077B2 (en) * | 2006-09-05 | 2011-05-10 | Lecroy Corporation | Adjustable resistance |
| JP4711940B2 (en) * | 2006-12-08 | 2011-06-29 | 株式会社東芝 | Semiconductor integrated circuit and method for measuring termination resistance of semiconductor integrated circuit |
| US7372295B1 (en) | 2006-12-22 | 2008-05-13 | Altera Corporation | Techniques for calibrating on-chip termination impedances |
| US7443193B1 (en) | 2006-12-30 | 2008-10-28 | Altera Corporation | Techniques for providing calibrated parallel on-chip termination impedance |
| US8290445B2 (en) * | 2007-08-10 | 2012-10-16 | Panasonic Corporation | Electronic device, and information apparatus, communications apparatus, AV apparatus, and mobile apparatus using the same |
| JP5126355B2 (en) | 2008-03-31 | 2013-01-23 | 富士通株式会社 | Termination circuit, semiconductor device, and electronic device |
| JP2010268350A (en) * | 2009-05-18 | 2010-11-25 | Renesas Electronics Corp | Termination resistance adjustment circuit |
| US9647663B1 (en) * | 2016-06-27 | 2017-05-09 | Altera Corporation | Differential input buffer circuits and methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2248143A (en) * | 1990-09-11 | 1992-03-25 | Silicon Systems Inc | Precision MOS resistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| FR2674076A1 (en) * | 1991-03-14 | 1992-09-18 | Bull Sa | INTEGRATED CIRCUIT WITH ENSURED IMPEDANCES AND APPLICATION TO RECEIVER TRANSMITTERS, IN PARTICULAR FOR COMMUNICATION BETWEEN UNITS OF A COMPUTER SYSTEM. |
| US5283479A (en) * | 1991-04-30 | 1994-02-01 | Microunity Systems Engineering, Inc. | BiCMOS logic gate having plural linearly operated load FETs |
| US5124580A (en) * | 1991-04-30 | 1992-06-23 | Microunity Systems Engineering, Inc. | BiCMOS logic gate having linearly operated load FETs |
| US5254883A (en) * | 1992-04-22 | 1993-10-19 | Rambus, Inc. | Electrical current source circuitry for a bus |
| US5422608A (en) * | 1992-09-23 | 1995-06-06 | Texas Instruments Incorporated | Adaptive transmission line termination |
| US5329184A (en) * | 1992-11-05 | 1994-07-12 | National Semiconductor Corporation | Method and apparatus for feedback control of I/O characteristics of digital interface circuits |
| US5396028A (en) * | 1993-05-05 | 1995-03-07 | Texas Instruments Incorporated | Method and apparatus for transmission line termination |
-
1994
- 1994-04-07 DE DE4412055A patent/DE4412055C1/en not_active Expired - Fee Related
-
1995
- 1995-03-28 EP EP95104588A patent/EP0680143A3/en not_active Withdrawn
- 1995-04-07 US US08/418,367 patent/US5559448A/en not_active Expired - Fee Related
- 1995-04-07 JP JP7082933A patent/JPH07297678A/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2248143A (en) * | 1990-09-11 | 1992-03-25 | Silicon Systems Inc | Precision MOS resistor |
Non-Patent Citations (2)
| Title |
|---|
| GRAY, P.R., MEYER, R.G.: Analysis and Design of Analog Integrated Circuits-John Wiley & Sons, New Jork, 1984, S.730-737 * |
| SAFFERTHAL, R., Dipl.-Ing.: Terminieren von Signalleitungen - in: Elektronik 22/1990, S. 236-254 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000041300A1 (en) * | 1998-12-31 | 2000-07-13 | Intel Corporation | On-chip termination |
| CN111431522A (en) * | 2020-04-22 | 2020-07-17 | 上海微阱电子科技有限公司 | MIPI drive circuit that can compatible output |
| CN111431522B (en) * | 2020-04-22 | 2023-05-12 | 上海微阱电子科技有限公司 | MIPI drive circuit capable of compatible output |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0680143A2 (en) | 1995-11-02 |
| EP0680143A3 (en) | 1996-07-03 |
| US5559448A (en) | 1996-09-24 |
| JPH07297678A (en) | 1995-11-10 |
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