DE4340472C1

DE4340472C1 - Method and circuit arrangement for measuring a capacitance

Info

Publication number: DE4340472C1
Application number: DE4340472A
Authority: DE
Inventors: Martin Mellert
Original assignee: Vega Grieshaber KG
Current assignee: Vega Grieshaber KG
Priority date: 1993-11-27
Filing date: 1993-11-27
Publication date: 1995-04-06
Anticipated expiration: 2013-11-28

Abstract

The capacitor to be measured has a first contact connected to the reference potential and can be connected by its second contact to an integration device having an integration capacitor. The integration capacitor is in each case charged to a predetermined reference threshold and discharged. At the start of the charging or discharging process, negative or positive charge surges with respectively equal amplitudes are transmitted to the integration capacitor by coupling up the capacitance. The charge-transfer frequency occurring in this case is a measure of the capacitance to be measured. Advantage: High measurement accuracy, independent of resistors connected in parallel with the capacitance to be measured.

Description

Die Erfindung betrifft ein Verfahren zur Messung einer Kapazität gemäß dem Oberbegriff des Anspruchs 1 und eine Schaltungsanordnung zur Durchführung dieses Verfahrens.The invention relates to a method for measuring a Capacity according to the preamble of claim 1 and one Circuit arrangement for performing this method.

Ein solches Verfahren ist beispielsweise aus DE 34 13 849 A1 sowie DE 35 44 187 A1 bekannt. In der erstgenannten Druck schrift ist in Fig. 1 eine Schaltungsanordnung zur Messung einer Kapazität angegeben, bei der die Kapazität mit einem Anschluß dauerhaft auf Bezugspotential gehalten und der andere Anschluß zwischen einer Referenzspannungsquelle und einem Integrator umgeschaltet wird. Die Schaltung enthält eine an eine Betriebsspannung geschaltete Integrationsein richtung mit einem Operationsverstärker. Die Integrations einrichtung wird mit der auf der zu messenden Kapazität befindlichen Ladung aufgeladen und anschließend über eine parallel zu einem Integrationskondensator liegende Schalt einrichtung wieder entladen. Die Kenngrößen des Umladevor gangs sind ein Maß für die zu messende Kapazität.Such a method is known for example from DE 34 13 849 A1 and DE 35 44 187 A1. In the first-mentioned publication, a circuit arrangement for measuring a capacitance is indicated in FIG. 1, in which the capacitance is kept permanently at a reference potential with one connection and the other connection is switched between a reference voltage source and an integrator. The circuit contains an Integrationsein device connected to an operating voltage with an operational amplifier. The integration device is charged with the charge on the capacitance to be measured and then discharged again via a switching device lying parallel to an integration capacitor. The characteristics of the reloading process are a measure of the capacity to be measured.

In der zweitgenannten Druckschrift ist eine Kapazitätsmeß schaltung beschrieben, die ebenfalls eine Umschaltanordnung aufweist, welche die Meßkapazität mit einer vorgegebenen Umschaltfrequenz periodisch abwechselnd zur Aufladung an eine konstante Spannung legt und zur Entladung mit einem Speicherkondensator verbindet, dessen Kapazität groß gegen die Meßkapazität ist. Die Klemmenspannung des Speicherkon densators wird durch einen kontrollierten Entladestrom im wesentlichen auf einem konstanten Bezugspotential gehalten. Im Gegensatz zur erstgenannten Druckschrift ist nicht die auftretende Umladefrequenz ein Maß für die zu messende Kapazität, sondern die Größe des Entladestromes proportional zur Meßkapazität.In the second publication there is a capacity measurement described circuit, which is also a switching arrangement which has the measuring capacity with a predetermined Switching frequency periodically alternately for charging sets a constant voltage and discharges with a Storage capacitor connects, whose capacity is large against the measuring capacity is. The terminal voltage of the storage con is controlled by a controlled discharge current in the essentially kept at a constant reference potential. In contrast to the first-mentioned publication, it is not Reloading frequency occurring a measure of the one to be measured Capacity, but the size of the discharge current is proportional to measuring capacity.

Ein Verfahren zur Kapazitätsmessung von kapazitiven Sensoren ist darüber hinaus aus der nachveröffentlichten DE 42 37 196 C1 bekannt. Ein Anschluß der zu messenden Kapazität, d. h. des Meßkondensators, ist fest mit einem Bezugspotential, vorzugsweise dem Massepotential der Gesamtanordnung verbun den. Ein solches Verbinden des einen Anschlusses der zu messenden Kapazität mit Bezugspotential ist dann von Vor teil, wenn der Sensor unter undefiniert wechselnden Kapazi tätsverhältnissen, zum Beispiel aufgrund unterschiedlicher Oberflächenfeuchte oder elektrischer Störeinkopplungen, einzusetzen ist. Hierbei wird die dem Gehäuse bzw. dem zu messenden Medium zugewandte Elektrode des Meßkondensators auf konstantem Potential gehalten. Die andere Elektrode des Meßkondensators wird dagegen bei der bekannten Schaltungsan ordnung mit dem Eingang einer Integrationseinrichtung, die einen Integrationskondensator aufweist, schaltbar verbunden. Die zu messende Kapazität wird dabei zunächst in einer Ladephase durch eine vorbestimmte Potentialdifferenz aufge laden und die dabei gespeicherte Ladung nachfolgend in einer Entlade phase auf den Integrationskondensator der Integrationseinrich tung umgeladen und dort ausgewertet. Dabei ist die zu mes sende Kapazität sowohl in der Ladephase als auch in der Entladephase mit ihrem nicht auf Bezugspotential liegenden Anschluß mit einem Referenzpotential verbunden, das in der Ladephase auf einen anderen Wert als in der Entladephase gelegt wird. Durch das dabei periodisch wechselnde Betriebs spannungspotential lassen sich meßwertverfälschende Kapazi täten der Schaltungsanordnung neutralisieren und somit auch kleine Kapazitätswerte bzw. Kapazitätveränderungen mit höherer Genauigkeit auswerten.A method for measuring capacitance of capacitive sensors is also from the subsequently published DE 42 37 196 C1 known. A connection of the capacitance to be measured, i. H. of the measuring capacitor is fixed with a reference potential, preferably connected to the ground potential of the overall arrangement the. Such a connection of the one connection to the measuring capacity with reference potential is then from before partly when the sensor is under undefined changing capaci conditions, for example due to different Surface moisture or electrical interference, is to be used. Here, the housing or the Measuring medium facing electrode of the measuring capacitor kept at constant potential. The other electrode of the Measuring capacitor, however, is in the known circuit order with the receipt of an integration facility, the has an integration capacitor, switchably connected. The capacity to be measured is initially in one Charging phase by a predetermined potential difference load and the stored charge subsequently in an unloading phase on the integration capacitor of the integration device tion reloaded and evaluated there. It is too mes sending capacity both in the charging phase and in the Discharge phase with its not at reference potential Connection connected to a reference potential, which in the Charge phase to a different value than in the discharge phase is placed. Due to the periodically changing operation capacitance can distort the measured value neutralize the circuitry and thus also small capacity values or changes in capacity with evaluate higher accuracy.

Problematisch bei diesen bekannten Verfahren ist jedoch das Umschalten des Betriebsspannungspotentiales, das vor allem bei der Realisierung der Schaltungsanordnung als anwendungsspe zifische integrierte Schaltung (ASIC = Application Specific Integrated Circuit) in CMOS-Technik zu Schwierigkeiten führen kann, da dort dann unterschiedliche Betriebsspan nungspotentiale auf einem einzigen ASIC-Substrat beherrscht werden müssen.However, this is problematic with these known methods Switching over the operating voltage potential, especially at the implementation of the circuit arrangement as application spec Specific integrated circuit (ASIC = Application Specific Integrated Circuit) in CMOS technology to difficulties can lead, because there then different company chip potentials on a single ASIC substrate Need to become.

Das Messen einer Kapazität, bei der ein Anschluß fest mit Bezugspotential verbunden ist, zeichnet sich zwar durch eine geringe Empfindlichkeit gegenüber äußeren Störeinflüssen aus, ist jedoch wegen des Miterfassens von parallel zum Meßkondensator liegenden parasitären Kapazitäten nachteilig. Solche parasitären Kapazitäten erhöhen nämlich die zu mes sende Kapazität und schlagen sich in einer Reduzierung der Empfindlichkeit der Meßeinrichtung nieder. Zusätzlich sind solche parasitären Kapazitäten weder temperatur- noch lang zeitstabil, was ebenfalls zu Beeinträchtigungen des Meßer gebnisses führt. Schließlich beeinflussen auch parallel zum Meßkondensator liegende Widerstände das Meßergebnis. Solche Parallelwiderstände treten, wenngleich hochohmig, zum Bei spiel durch Luftfeuchtigkeit bedingte Oberflächenüberzüge auf Sensor-Keramiksubstraten auf.Measuring a capacity at which a connection is fixed Reference potential is connected by a low sensitivity to external interference off, but is due to the co-detection of parallel to Measuring capacitor lying parasitic capacities disadvantageous. Such parasitic capacitances increase the mes sending capacity and translate into a reduction in Sensitivity of the measuring device low. In addition are such parasitic capacitances neither temperature nor long time stable, which also affects the knife results leads. Finally, affect parallel to Measuring capacitor lying resistors the measurement result. Such Parallel resistors come into play, albeit with high impedance play surface coatings caused by air humidity on sensor ceramic substrates.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfah ren und eine Schaltungsanordnung zur Messung der Kapazität eines Meßkondensators, bei dem ein Anschluß fest mit Bezugs potential verbunden ist, anzugeben, die in einfacher Weise auf einem einzigen ASIC-Substrat realisiert werden kann und die trotzdem die Störeinflüsse aufgrund von Parallelwider ständen eliminiert.The invention is therefore based on the object of a method ren and a circuit arrangement for measuring the capacitance a measuring capacitor, in which a connection is fixed with reference potential is connected to indicate that in a simple manner can be realized on a single ASIC substrate and which nevertheless have the interference due to parallel resistance stands eliminated.

Diese Aufgabe wird für das Verfahren durch die Merkmale des Anspruchs 1 und für die Schaltungsanordnung durch die Merk male des Anspruchs 6 gelöst.This task is carried out for the process by the characteristics of Claim 1 and for the circuit arrangement by the Merk male of claim 6 solved.

Weiterbildungen der Erfindung sind Gegenstand der Unteran sprüche.Further developments of the invention are the subject of the Unteran claims.

Die Erfindung beruht also im wesentlichen darauf, auf den Integrationskondensator der Integrationseinrichtung jeweils zu Beginn eines Auf- bzw. Entladevorganges durch Ankoppeln der zu messenden Kapazität negative bzw. positive Ladungs stöße mit jeweils gleicher Amplitude zu übertragen. An schließend wird der Integrationskondensator bis zu einer vorgegebenen Referenzschwelle aufgeladen bzw. entladen.The invention is essentially based on the Integration capacitor of the integration device in each case at the beginning of a charging or discharging process by coupling the capacity to be measured negative or positive charge to transmit impacts with the same amplitude. On the integration capacitor closes up to one the specified reference threshold is charged or discharged.

Der wesentliche Vorteil des erfindungsgemäßen Verfahrens liegt in der Eliminierung der Störeinflüsse von parallel zum Meßkondensator liegenden Widerständen, wodurch sich das erfindungsgemäße Verfahren insbesondere zum Einsatz bei der Kapazitätsmessung von kapazitiven Sensoren, wie zum Beispiel Druckaufnehmern, Temperatursensoren oder dgl. eignet, bei denen nur eine sehr geringe nutzbare Kapazitätsänderung mit hoher Präzision erfaßt werden muß. Das erfindungsgemäße Verfahren zeichnet sich dadurch aus, daß bei evtl. zum Meßkondensator vorhandenen Parallelwiderständen die Integra tionszeitkonstante bei der Aufintegration, also beim Laden des Integrationskondensators, erniedrigt wird und diese Verminderung durch eine Vergrößerung der Integrationszeit konstanten bei der Abintegration und damit bei der Entladung des Integrationskondensators wieder kompensiert wird.The main advantage of the method according to the invention lies in the elimination of interference from parallel to Measuring capacitor lying resistors, which is the The inventive method in particular for use in Capacitance measurement of capacitive sensors, such as Suitable for pressure transducers, temperature sensors or the like with only a very small usable change in capacity high precision must be detected. The invention The process is characterized in that at Measuring capacitor existing parallel resistances the integra tion time constant during integration, i.e. when charging of the integration capacitor, is lowered and this Reduction by increasing the integration time constant during the disintegration and thus during the discharge of the integration capacitor is compensated again.

Im einzelnen kann das erfindungsgemäße Verfahren anhand folgender Verfahrensschritte durchgeführt werden:The method according to the invention can be used in detail following process steps are carried out:

- complete discharge of the capacity to be measured,
- Charging the capacity to half the operating voltage the integration capacitor of the integration device,
- Decoupling the capacity to be measured from the Integra tion device and reloading the integration capacitor until a given at the exit of the integration device level reference voltage is present,
- Apply the full operating voltage to the capacitance, and
- Discharge of the capacity via the integration device to half the operating voltage and thereby charging the Integration capacitor.

In einer Weiterbildung der Erfindung ist es vorgesehen, die zu messende Kapazität nur zeitweise an die Integrationsein richtung zu schalten. Vorzugsweise wird die zu messende Kapazität nur jeweils etwa für 0,05 der Taktperiode der sich ergebenden Umladefrequenz des Integrationskondensators an die Integrationseinrichtung geschaltet. Hierdurch können durch Parallelwiderstände verursachte Fehlströme zum Meßkon densator den Integrationskondensator nur für einen Bruchteil der Meßzeit beeinflussen.In a development of the invention it is provided that Capacity to be measured only temporarily to the integration to switch direction. Preferably the one to be measured Capacity only about 0.05 each of the clock period resulting recharge frequency of the integration capacitor the integration device switched. This can fault currents caused by parallel resistances to the measuring con only a fraction of the integration capacitor influence the measuring time.

Durch das erfindungsgemäße Verfahren wechseln sich im Takte der Ladungsübertragungen jeweils gleich große positive und negative Ladungsströme am Eingang der Integrationseinrich tung ab. Hierdurch entziehen Fehlströme, die durch parallel zu dem Meßkondensator auftretende Widerstände verursacht werden, dem Integrationskondensator in der ersten Hälfte der Meßperiode genauso viel Ladungsstrom, wie sie ihm in der zweiten Hälfte zuviel einspeisen.The process according to the invention alternates in cycles of the charge transfers each equal positive and negative charge currents at the input of the integration device exercise. This will remove fault currents caused by parallel to the measuring capacitor caused resistances be the integration capacitor in the first half of the Measuring period as much charge current as it in the Feed in too much in the second half.

In einer Weiterbildung der Erfindung ist eine zur zu messen den Kapazität parallel geschaltete Referenzkapazität vorge sehen, die wechselweise zur Meßkapazität gemessen wird und zu dieser für den Erhalt eines linearisierten Meßwertes in Beziehung gesetzt wird.In one development of the invention, one is to be measured the reference capacity connected in parallel see which is measured alternately to the measuring capacity and to this for obtaining a linearized measured value in Relationship is established.

Des weiteren kann ein Kompensationskondensator vorgesehen werden, der während des Meßvorgangs parallel zum Meßkonden sator geschaltet wird und in den Zeiten, in denen der Meß kondensator entladen ist, an die volle Betriebsspannung gelegt wird. Hierdurch wird die Integrationszeit vermindert und die Empfindlichkeit der gesamten Meßanordnung erhöht.A compensation capacitor can also be provided be parallel to the measuring condensate during the measuring process sator is switched and in the times when the measuring capacitor is discharged to full operating voltage is placed. This reduces the integration time and increases the sensitivity of the entire measuring arrangement.

Das erfindungsgemäße Verfahren und eine Schaltungsanordnung zur Durchführung des Verfahrens sowie deren Vorteile werden anhand der nachfolgenden Figurenbeschreibung in Zusammenhang mit einem konkreten Ausführungsbeispiel eingehend erläutert. Es zeigen:The method according to the invention and a circuit arrangement to carry out the method and its advantages in connection with the following description of the figures explained in detail with a specific embodiment. Show it:

Fig. 1 ein Prinzipschaltbild einer erfindungsgemäßen Schaltungsanordnung, Fig. 1 is a schematic diagram of a circuit arrangement according to the invention,

Fig. 2 ein konkretes Ausführungsbeispiel der in Fig. 1 dargestellten Schaltungsanordnung, Fig. 2 is a concrete embodiment of the circuit arrangement shown in Fig. 1,

Fig. 3 Signalverläufe zu der in Fig. 2 dargestellten Schaltungsanordnung und Fig. 3 waveforms to the circuit arrangement shown in Fig. 2 and

Fig. 4 einen Spannungsverlauf an der zu messenden Kapazi tät und dem Integrationskondensator in der Schal tungsanordnung von Fig. 2. Fig. 4 ty a voltage curve at the measured capaci and the integration capacitor in the TIC arrangement of FIG. 2.

Bei dem in Fig. 1 dargestellten Prinzipschaltbild einer erfindungsgemäßen Schaltungsanordnung zur Messung einer Kapazität ist die zu messende Kapazität mit dem Bezugszei chen CM bezeichnet. Diese Kapazität CM weist einen mit Bezugspotential 10 verbundenen ersten Anschluß A1 und einen zweiten Anschluß A2 auf. Die zu messende Kapazität CM ist über eine Lade-/Entladeeinrichtung auf- bzw. entladbar. Die Lade-/Entladeeinrichtung weist beispielsweise drei Schalter S1, S3 sowie S6 auf. Der erste Schalter S1 ist parallel zur Kapazität CM geschaltet, während die beiden Schalter S3 und S6 in Reihe zur Kapazität CM geschaltet sind. Der Schalter S3 liegt zwischen der vollen Betriebsspannung UB und dem zweiten Anschluß A2 der zu messenden Kapazität CM und der Schalter S6 liegt zwischen diesem zweiten Anschluß A2 und einem Anschluß für die halbe Betriebsspannung ½UB.In the basic circuit diagram of a circuit arrangement according to the invention for measuring a capacitance shown in FIG. 1, the capacitance to be measured is designated with the reference character CM. This capacitance CM has a first connection A1 connected to reference potential 10 and a second connection A2. The capacitance CM to be measured can be charged or discharged via a charging / discharging device. The charging / discharging device has, for example, three switches S1, S3 and S6. The first switch S1 is connected in parallel with the capacitance CM, while the two switches S3 and S6 are connected in series with the capacitance CM. The switch S3 lies between the full operating voltage UB and the second connection A2 of the capacitance CM to be measured and the switch S6 lies between this second connection A2 and a connection for half the operating voltage ½UB.

Des weiteren ist eine Integrationseinrichtung I mit einem Integrationskondensator CI vorgesehen. Im Blockschaltbild von Fig. 1 weist die Integrationseinrichtung I einen Ver stärker V mit einem invertierenden und einem nicht invertie renden Eingang auf. Der Integrationskondensator CI ist zwischen dem invertierenden Eingang und einem Ausgang des Verstärkers, an dem ein Ausgangssignal A abgreifbar ist, geschaltet.Furthermore, an integration device I with an integration capacitor CI is provided. In the block diagram of FIG. 1, the integration device I has a amplifier V with an inverting and a non-inverting input. The integration capacitor CI is connected between the inverting input and an output of the amplifier, at which an output signal A can be tapped.

Der invertierende Eingang ist zusätzlich über eine Schalt einrichtung, in diesem Fall einen Schalter S2, mit dem zweiten Anschluß A2 der zu messenden Kapazität CM in Verbin dung. Der nicht invertierende Eingang des Verstärkers V liegt an der halben Betriebsspannung ½UB. Zusätzlich verfügt die Integrationseinrichtung I über einen Integrationswider stand RI, der mit einem Anschluß 12 an den invertierenden Eingang des Verstärkers V und damit an den Integrationskon densator CI geschaltet ist. Mit seinem anderen Anschluß 13 liegt der Integrationswiderstand RI dagegen an einer Ein richtung durch welche die Integrationsrichtung, d. h. ein Auf- oder Abintegrieren der Integrationseinrichtung I, festgelegt wird. Diese Einrichtung besteht in der Darstel lung von Fig. 1 aus zwei in Reihe geschalteten Schaltern S4, S5, deren Reihenschaltung zwischen der Betriebsspannung UB und Bezugspotential 10 liegt. Der Schalter S4 liegt hierbei zwischen dem Anschluß 13 des Integrationswiderstandes RI und einer Klemme für die volle Betriebsspannung UB, während der andere Schalter S5 zwischen den Anschluß 13 des Integra tionswiderstandes RI und Bezugspotential 10 geschaltet ist.The inverting input is additionally connected via a switching device, in this case a switch S2, to the second connection A2 of the capacitance CM to be measured. The non-inverting input of the amplifier V is at half the operating voltage ½UB. In addition, the integration device I has an integration resistance RI, which is connected to the inverting input of the amplifier V with a connection 12 and thus to the integration capacitor CI. With its other connection 13 , the integration resistor RI, on the other hand, is connected to a device by which the direction of integration, that is to say integration or integration of the integration device I, is determined. This device consists in the presen- tation of FIG. 1 from two switches S4, S5 connected in series, the series connection of which lies between the operating voltage UB and reference potential 10 . The switch S4 is here between the terminal 13 of the integration resistor RI and a terminal for the full operating voltage UB, while the other switch S5 is connected between the terminal 13 of the integration resistor RI and reference potential 10 .

Schließlich ist der Ausgang des Verstärkers V und damit der Ausgang der Integrationseinrichtung I mit einem Eingang eines Komparators K verbunden, dessen weiterer Eingang mit einer Referenzspannung UR, vorzugsweise wieder die halbe Betriebsspannung ½UB, verbunden ist. Ausgangseitig ist dieser Komparator K mit einer Steuereinrichtung S in Verbindung, die Steuersignale v1, v2, v3, v4, v5 und v6 zum Ansteuern der in Fig. 1 dargestellten Schalter S1, S2, S3, S4, S5 sowie S6 bereitstellt.Finally, the output of the amplifier V and thus the output of the integration device I is connected to an input of a comparator K, the further input of which is connected to a reference voltage UR, preferably again half the operating voltage ½UB. On the output side, this comparator K is connected to a control device S which provides control signals v1, v2, v3, v4, v5 and v6 for actuating the switches S1, S2, S3, S4, S5 and S6 shown in FIG. 1.

Am Ausgang des Komparators K ist erfindungsgemäß ein Fre quenzsignal abgreifbar, dessen Frequenz der Umladefrequenz f des Integrationskondensators CI entspricht und eine direkte Größe für die zu messende Kapazität CM darstellt.According to the invention, a fre is at the output of the comparator K frequency signal tapped, the frequency of the recharge frequency f corresponds to the integration capacitor CI and a direct one Size for the capacitance to be measured CM represents.

Das erfindungsgemäße Verfahren zur Messung der Kapazität CM läuft in verschiedenen Phasen ab. Zunächst wird die Kapazi tät CM durch Schließen des Schalters S1 vollständig entla den, wobei die Schalter S2, S3 sowie S6 geöffnet sind. Anschließend wird der Schalter S1 geöffnet und der Schalter S2 kurzzeitig geschlossen. Dadurch lädt sich die zu messende Kapazität CM über die Integrationseinrichtung auf, wobei davon ausgegangen wird, daß der Schalter S4 geschlossen und der Schalter S5 geöffnet ist. Erfindungsgemäß wird die zu messende Kapa zität CM auf die halbe Betriebsspannung ½UB über den Integra tionskondensator CI der Integrationseinrichtung I aufgela den. Anschließend wird der Schalter S2 wieder geöffnet und damit die zu messende Kapazität CM von der Integrationsein richtung I entkoppelt. Dies führt durch die Stromeinprägung des Integrationswiderstandes RI in den invertierenden Ein gang des als Integrator arbeitenden Operationsverstärkers V solange zur Entladung des Integrationskondensators CI, bis am Ausgang A der Integrationseinrichtung I die Referenzspan nung UR des Komparators K anliegt.The inventive method for measuring the capacitance CM runs in different phases. First, the capaci Release CM completely by closing switch S1 the, with the switches S2, S3 and S6 open. Then switch S1 is opened and the switch S2 closed briefly. This loads the one to be measured Capacity CM on the integration device, where it is assumed that the switch S4 is closed and switch S5 is open. According to the Kapa to be measured tity CM to half the operating voltage ½UB via the Integra tion capacitor CI of the integration device I aufa the. Then switch S2 is opened again and thus the capacitance to be measured CM from the integration direction I decoupled. This leads through the current injection of the integration resistance RI in the inverting on gang of the operational amplifier V working as an integrator as long as to discharge the integration capacitor CI until at the output A of the integration device I the reference chip voltage UR of the comparator K is present.

In einem nächsten Schritt wird der Schalter S3 geschlossen und die zu messende Kapazität CM somit an die volle Be triebsspannung UB gelegt. Schließlich wird der Schalter S2 wieder geschlossen, wodurch die zu messende Kapazität CM erfindungsgemäß auf die halbe Betriebsspannung ½UB entladen und dieser Entladungsstoß als negative Ladung auf den Inte grationskondensator CI übertragen wird. Hierfür wird der Schalter S2 ebenfalls nur kurzzeitig geschlossen. Der Schal ter S5 wird anschließend geschlossen und der Schalter S4 geöffnet. Hierdurch wird der Integrationskondensator CI über den Integrationswiderstand RI wieder bis zur Referenzspan nung UR, vorzugsweise der halben Betriebsspannung ½UB, zu rückgeladen.In a next step, switch S3 is closed and the capacitance CM to be measured is therefore at full load drive voltage UB. Finally, the switch S2 closed again, whereby the capacitance to be measured CM Discharge according to the invention to half the operating voltage ½UB and this discharge burst as negative charge on the inte Gration capacitor CI is transmitted. For this the Switch S2 is also only closed for a short time. The scarf The S5 is then closed and the switch S4 open. As a result, the integration capacitor CI is over the integration resistance RI back to the reference chip voltage UR, preferably half the operating voltage ½UB reloaded.

Anzumerken ist, daß die Schließzeit des Schalters S2 eine fest vorgegebene Zeitspanne ist. Diese Zeitspanne hängt nicht vom Ladezustand des Integrationskondensators CI ab. Die Entladezeit des Integrationskondensators CI wird aus schließlich durch das Erreichen der Referenzspannung UR des Komparators K einerseits und die Höhe des Ladungsstoßes, den die zu messende Kapazität CM dem Integrationskondensator CI aufprägt, andererseits bestimmt.It should be noted that the closing time of switch S2 is one is a fixed period of time. That period depends does not depend on the state of charge of the integration capacitor CI. The discharge time of the integration capacitor CI is off finally by reaching the reference voltage UR des Comparator K on the one hand and the level of the charge surge, the the capacitance CM to be measured is the integration capacitor CI impresses, but also determines.

Sowohl die Entladezeit als auch die Aufladezeit des Integra tionskondensators CI ist frequenzbestimmend für die Kapazi täts-Frequenzumwandlung der in Fig. 1 dargestellten Schal tungsanordnung.Both the discharge time and the charging time of the integration capacitor CI is frequency-determining for the capacitance-frequency conversion of the circuit arrangement shown in FIG. 1.

Die Erfindung wird im folgenden anhand eines konkreten Ausführungsbeispieles im Zusammenhang mit den nachfolgenden Figuren noch weiter erläutert. Das in Fig. 2 dargestellte Ausführungsbeispiel kann beispielsweise als anwendungsspezi fische Schaltung (ASIC-Schaltung) in CMOS-Technologie reali siert sein. Als Betriebsspannung UB dienen etwa 3,0 bis 6,0 Volt. Bei einer Betriebsspannung von beispielsweise 5,0 Volt beträgt die Stromaufnahme etwa 120 µA. Die Schaltungsanord nung arbeitet nach dem Prinzip geschalteter Kapazitäten mit anschließender Ab- bzw. Aufintegration der über die zu messende Kapazität CM auf den Integrationskondensator CI aufgebrachten Ladung. Die zu messende Kapazität CM wird hierbei direkt in eine Frequenz f umgewandelt.The invention is explained in more detail below on the basis of a specific exemplary embodiment in connection with the following figures. The embodiment shown in FIG. 2 can be realized, for example, as an application-specific circuit (ASIC circuit) in CMOS technology. About 3.0 to 6.0 volts are used as the operating voltage UB. With an operating voltage of, for example, 5.0 volts, the current consumption is approximately 120 μA. The circuit arrangement works on the principle of switched capacitances with subsequent removal or integration of the charge applied to the integration capacitor CI via the capacitance CM to be measured. The capacitance CM to be measured is converted directly into a frequency f.

In der Schaltungsanordnung von Fig. 2 werden die bereits aus Fig. 1 bekannten Bezugszeichen, sofern nicht anders angege ben, für gleiche Teile mit der gleichen Bedeutung weiterver wendet. Die Schaltungsanordnung von Fig. 2 unterscheidet sich im wesentlichen von der im Schaltbild in Fig. 1 gezeig ten Schaltung durch Hinzufügen einer im einzelnen noch zu erläuternden Referenzkapazität CR sowie Kompensationskapazi tät CK. Darüber hinaus ist ein Impedanzwandler W und ein die beiden Schalter S4 und S5 in Fig. 1 ersetzender Inverter IV vorgesehen.In the circuit arrangement of FIG. 2, the reference numerals already known from FIG. 1, unless otherwise stated, continue to be used for the same parts with the same meaning. The circuit arrangement of FIG. 2 differs essentially from the circuit shown in the circuit diagram in FIG. 1 by adding a reference capacitance CR to be explained in detail and compensation capacitance CK. In addition, an impedance converter W and an inverter IV which replaces the two switches S4 and S5 in FIG. 1 are provided.

Im einzelnen verfügt die Schaltungsanordnung von Fig. 2 über eine als Wechselschalter ausgebildete Umschalteinrichtung S10, durch die wechselweise die zu messende Kapazität CM oder die Referenzkapazität CR an den invertierenden Eingang des Verstärkers V schaltbar ist. Hierfür ist ein Anschluß der Referenzkapazität CR ebenfalls mit Bezugspotential 10 und der andere Anschluß mit einer Eingangsklemme der Um schalteinrichtung S10 in Verbindung. Die Ausgangsklemmen der Umschalteinrichtung S10 sind einerseits über den Schalter S1 mit Bezugspotential 10 und andererseits über den Schalter S3 mit der Betriebsspannung UB verbindbar. Eine Ausgangsklemme der Umschalteinrichtung S10 ist über den Schalter S2 mit dem invertierenden Eingang des Verstärkers V in Verbindung, während der andere Ausgang der Umschalteinrichtung S10 über einen weiteren Schalter S6 und den Impedanzwandler W mit einer Klemme für die halbe Betriebsspannung ½UB verbunden ist. Hierfür ist der nicht invertierende Eingang des den Impedanzwandler W bildenden Operationsverstärkers mit der halben Betriebsspannung ½UB in Verbindung, während der inver tierende Eingang des Operationsverstärkers mit seinem Aus gang verbunden ist. Der Schalter S6 ist zwischen die Um schalteinrichtung S10 und den Ausgang des Impedanzwandlers W geschaltet.In detail, the circuit arrangement of FIG. 2 has a changeover device S10 designed as a changeover switch, by means of which the capacitance CM to be measured or the reference capacitance CR can alternately be switched to the inverting input of the amplifier V. For this purpose, one connection of the reference capacitance CR is also connected to reference potential 10 and the other connection to an input terminal of the switching device S10. The output terminals of the switching device S10 can be connected on the one hand via the switch S1 to the reference potential 10 and on the other hand via the switch S3 to the operating voltage UB. An output terminal of the switching device S10 is connected via the switch S2 to the inverting input of the amplifier V, while the other output of the switching device S10 is connected via a further switch S6 and the impedance converter W to a terminal for half the operating voltage ½UB. For this purpose, the non-inverting input of the operational amplifier forming the impedance converter W is connected to half the operating voltage ½UB, while the inverting input of the operational amplifier is connected to its output. The switch S6 is connected between the switching device S10 and the output of the impedance converter W.

Die Kompensationskapazität CK liegt mit einem Anschluß auf Bezugspotential 10 und ist mit ihrem anderen Anschluß über einen weiteren Schalter S8 mit dem invertierenden Eingang des Verstärkers V in Verbindung. Zusätzlich ist ein Schalter S7 vorgesehen, um den anderen Anschluß der Kompensationska pazität CK an die Betriebsspannung UB zu schalten und ein weiterer Schalter S9 ist parallel zur Kompensationskapazität CK geschaltet.The compensation capacitance CK is connected to reference potential 10 with one connection and is connected to the inverting input of the amplifier V with its other connection via a further switch S8. In addition, a switch S7 is provided to switch the other connection of the Kompensationska capacitance CK to the operating voltage UB and a further switch S9 is connected in parallel to the compensation capacitance CK.

Zur Erzeugung der im Zusammenhang mit Fig. 1 bereits erwähn ten Referenzspannung UR am nicht invertierenden Eingang des Komparators K ist in der Schaltungsanordnung von Fig. 2 ein Widerstand R zwischen eine Klemme für die halbe Betriebs spannung ½UB und den nicht invertierenden Eingang des Kompa rators K geschaltet. Darüber hinaus liegt zwischen dem nicht invertierenden Eingang dieses Komparators K und dessen Ausgang einen Kondensator C. Im Ausführungsbeispiel von Fig. 2 ist darüber hinaus der nicht mit dem Integrationskondensa tor CI verbundene Anschluß 13 des Integrationswiderstandes RI mit dem Ausgang eines Inverters IV in Verbindung, dessen Eingang an den Ausgang des Komparators K geschaltet ist. Dem Inverter IV wird somit ein am Ausgang des Komparators K anstehendes Komparatorausgangssignal K1 zugeführt.To generate the reference voltage UR already mentioned in connection with FIG. 1 at the non-inverting input of the comparator K, in the circuit arrangement of FIG. 2 there is a resistor R between a terminal for half the operating voltage ½UB and the non-inverting input of the comparator K switched. In addition, there is a capacitor C between the non-inverting input of this comparator K and its output. In the exemplary embodiment of FIG. 2, the connection 13 of the integration resistor RI not connected to the integration capacitor CI is also connected to the output of an inverter IV, whose Input to the output of the comparator K is connected. A comparator output signal K1 present at the output of the comparator K is thus supplied to the inverter IV.

Schließlich wird dieses Komparatorausgangssignal K1 auch einer Steuereinrichtung S zum Erzeugen von Steuersignalen W1, W2 und W3 und einem Eingang einer Teilerstufe TE, die das Komparatorsignal K1, vorzugsweise durch 8 dividiert, zugeführt. Am Ausgang dieser Teilerstufe TE ist ein Fre quenzsignal abgreifbar, dessen Frequenz f ein Maß für die zu messende Kapazität CM darstellt.Finally, this comparator output signal K1 too a control device S for generating control signals W1, W2 and W3 and an input of a division stage TE, the the comparator signal K1, preferably divided by 8, fed. At the exit of this division stage TE is a Fre frequency signal tapped, whose frequency f is a measure of the measuring capacitance CM.

Darüber hinaus ist die Teilerstufe TE auch mit einer Steuer stufe SS in Verbindung, durch welche ein Steuersignal W4 zum Umschalten der Umschalteinrichtung S10 generierbar ist. Ein Low-Pegel des Steuersignals W4 schaltet die Umschalteinrich tung S10 in den in Fig. 2 gezeichneten Zustand, während ein High-Pegel den gezeigten Zustand der Umschalteinrichtung S10 wechselt. In Fig. 2 ist die Kapazität CM angewählt.In addition, the divider stage TE is also connected to a control stage SS, by means of which a control signal W4 can be generated for switching the switching device S10. A low level of the control signal W4 switches the switching device S10 to the state shown in FIG. 2, while a high level changes the state of the switching device S10 shown. The capacitance CM is selected in FIG. 2.

Zusätzlich ist den Schaltern S1 bis S9 in der Darstellung von Fig. 2 ein Steuersignal W1, W2 oder W3 zugeordnet. Diese Zuordnung besagt, daß Schalter mit dem gleichen Steuersignal W1, W2 oder W3 jeweils gleichzeitig schalten.In addition, the switches S1 to S9 in the illustration in FIG. 2 are assigned a control signal W1, W2 or W3. This assignment means that switches with the same control signal W1, W2 or W3 each switch at the same time.

Zur Erläuterung der in Fig. 2 dargestellten Schaltungsanord nung wird im folgenden auf Fig. 3 und die dort dargestell ten Signalverläufe Bezug genommen.To explain the circuit arrangement shown in FIG. 2, reference is made below to FIG. 3 and the signal waveforms shown there.

Mit A sind wieder das Ausgangssignal des Verstärkers V, mit K1 das Komparatorausgangssignal des Komparators K und mit W1, W2 und W3 Steuersignale der Steuereinrichtung S zum Umschalten der Schalter S1 bis S9 bezeichnet. K1D und K2 bezeichnen darüber hinaus weitere Signale, die in der Steuereinrichtung S für ein Bereitstellen der Steuersignale W1, W2 und W3 generiert werden. Im nachfolgenden wird zu nächst die Kompensationskapazität CK der Einfachheit wegen nicht betrachtet.With A are the output signal of the amplifier V, with K1 the comparator output signal of the comparator K and with W1, W2 and W3 control signals of the control device S for Switching the switches S1 to S9 designated. K1D and K2 also denote other signals in the Control device S for providing the control signals W1, W2 and W3 are generated. The following becomes next the compensation capacity CK for simplicity not considered.

Zunächst befindet sich zum Zeitpunkt t1 das Steuersignal W1 auf logisch "1", während die Steuersignale W2 und W3 logisch "0" sind. Hierdurch sind die Schalter S1 geschlossen, wäh rend die anderen Schalter S2 bis S9 offen sind. Die zu messende Kapazität CM sowie die Referenzkapazität CR sind somit vollständig entladen. Das Ausgangssignal A des Ver stärkers V befindet sich unterhalb der halben Betriebsspan nung ½UB, die am nicht invertierenden Eingang des Verstärkers V anliegt, so daß das Komparatorausgangssignal K1 zum Zeit punkt t1 auf logisch "1" liegt, wodurch der Ausgang des Inverters IV den Integrationswiderstand RI auf logisch "0" legt. Dies bewirkt ein Ansteigen der Spannung U des Aus gangssignals A in positive Richtung mit der SteigungFirst, the control signal W1 is located at time t1 to logic "1" while control signals W2 and W3 are logic Are "0". As a result, the switches S1 are closed, wah rend the other switches S2 to S9 are open. The too measuring capacitance CM and the reference capacitance CR thus fully discharged. The output signal A of the Ver starchers V is below half the operating span voltage ½UB, which at the non-inverting input of the amplifier V is present, so that the comparator output signal K1 at the time point t1 is at logic "1", whereby the output of the Inverters IV the integration resistance RI to logic "0" sets. This causes the voltage U of the off to rise output signal A in the positive direction with the slope

Erreicht das Ausgangssignal A die halbe Betriebsspannung ½UB, kippt das Komparatorsignal K1 zum Zeitpunkt t2 von logisch "1" auf logisch "0" und der nachfolgende Inverter IV an seinem Ausgang von logisch "0" auf "1". Der integrierende Verstärker V wechselt daraufhin seine Integrationsrichtung. Zeitgleich wechselt die Steuereinrichtung S das Steuersignal W1 von logisch "1" auf logisch "0", wodurch die Schalter S1 geöffnet werden. Wie in Fig. 3 gezeigt, springt das Kompara torssignal K1 nach dem Zeitpunkt t2 nicht sofort wieder auf "1", obwohl das Ausgangssignal A unmittelbar nach t2 ein wenig negativeres Potential annimmt als die UB/2-Schwelle. Dies liegt an der Mitkopplungscharakteristik des Komparators K infolge der zwischen dem nichtinvertierenden Eingang und dem Ausgang des Komparators K angeordneten R/C-Kombination.If the output signal A reaches half the operating voltage ½UB, the comparator signal K1 tilts from logic "1" to logic "0" at time t2 and the subsequent inverter IV at its output from logic "0" to "1". The integrating amplifier V then changes its direction of integration. At the same time, the control device S changes the control signal W1 from logic "1" to logic "0", whereby the switches S1 are opened. As shown in Fig. 3, the comparator signal K1 does not jump back to "1" immediately after the time t2, although the output signal A immediately after t2 assumes a slightly more negative potential than the UB / 2 threshold. This is due to the positive feedback characteristic of the comparator K as a result of the R / C combination arranged between the non-inverting input and the output of the comparator K.

Mit einer zeitlichen Verzögerung von beispielsweise 0,1 µs legt anschließend die Steuereinrichtung S zum Zeitpunkt t3 das Steuersignal W3 für eine kurze Zeit auf logisch "1". Hierdurch wird der Schalter S2 geschlossen, so daß die zu messende Kapazität CM bei der in Fig. 2 dargestellten Schal terstellung der Umschalteinrichtung S10 vom Integrationskon densator CI der Integrationseinrichtung I auf die halbe Betriebsspannung ½UB aufgeladen wird. Die Schließzeit des Schalters S2 ist gerade so bemessen, daß die Aufladung auf UB/2 erfolgen kann. Es hat sich herausgestellt, daß hierfür etwa 0,05 der Taktperiode T ausreichen. Die Zeitspanne kann beispielsweise 10 µs betragen und ist in Fig. 3 mit tk bezeichnet. Während dieser Koppelungszeit tk ist auch der Schalter S6 geschlossen, so daß die Referenzkapazität CR über den Schalter S6 und den Impedanzwandler W auf die halbe Betriebsspannung ½UB aufgeladen wird.With a time delay of 0.1 μs, for example, the control device S then sets the control signal W3 to logic "1" for a short time at the time t3. As a result, the switch S2 is closed, so that the capacitance CM to be measured in the scarf position shown in FIG. 2 of the switching device S10 is charged by the integrating capacitor CI of the integrating device I to half the operating voltage ½UB. The closing time of switch S2 is just such that charging to UB / 2 can take place. It has been found that about 0.05 of the clock period T is sufficient for this. The time span can be, for example, 10 microseconds and is designated tk in FIG. 3. During this coupling time tk, the switch S6 is also closed, so that the reference capacitance CR is charged to half the operating voltage ½UB via the switch S6 and the impedance converter W.

Das Aufladen der zu messenden Kapazität CM über den Integra tionskondensator CI führt zum Zeitpunkt t3 zu einem positi ven Spannungssprung am Ausgang des integrierenden Verstär kers V. Nach der Aufladung der zu messenden Kapazität CM be trägt deren LadungCharging the capacitance to be measured CM via the Integra tion capacitor CI leads to a positi at time t3 ven voltage jump at the output of the integrating amplifier kers V. After charging the capacitance to be measured CM be carries their cargo

Q = CM_*UB/2 = CI_*ΔU.Q = CM _* UB / 2 = CI _* ΔU.

Hieraus folgt, daß der Spannungssprung ΔU am Ausgang des integrierenden Verstärkers V durch folgende Formel gegeben ist:It follows that the voltage jump ΔU at the output of the integrating amplifier V given by the following formula is:

Die Umladezeit wird bestimmt von der Schnelligkeit des integrierenden Verstärkers V und von eventuell vorhandenen Reihenwiderständen. Zu diesen Reihenwiderständen gehören neben den Schaltwiderständen der Schalter S10 und S2 auch die Reihenwiderstände der zu messenden Kapazität CM.The reloading time is determined by the speed of the integrating amplifier V and any existing Series resistors. These series resistors include in addition to the switching resistances of switches S10 and S2 the series resistances of the capacitance to be measured CM.

Sind zur zu messenden Kapazität CM Parallelwiderstände vorhanden, wirken sich diese nur während der kurzen Umlade zeit, also während der Koppelungszeit tk, aus. Ein Parallel widerstand würde bei der Abintegration in Reihe zum Integra tionswiderstand RI liegen und somit die Integrationszeitkon stante der Integrationseinrichtung I vergrößern. In der Darstellung von Fig. 3 ist dies strichliert während der Koppelungszeit tk zwischen den Zeitpunkten t3 und t4 ange deutet.If there are parallel resistors to the capacitance CM to be measured, these only have an effect during the short recharging time, ie during the coupling time tk. A parallel resistance would be in the abintegration in series with the integration resistor RI and thus increase the integration time constant of the integration device I. In the illustration of FIG. 3, this is indicated by dashed lines during the coupling time tk between the times t3 and t4.

Mit einer anschließenden durch das Signal K2 vorgegebenen Zeitverzögerung von beispielsweise 0,1 µs steuert die Steuereinrichtung S zum Zeitpunkt t5 das Steuersignal W2 auf logisch "1". Daraufhin wird sowohl die zu messende Kapazität CM als auch die Referenzkapazität CR an die volle Betriebs spannung UB gelegt und auf diese aufgeladen.With a subsequent one specified by the signal K2 Time delay of 0.1 µs, for example, controls the Control device S opens control signal W2 at time t5 logical "1". Thereupon both the capacity to be measured CM as well as the reference capacity CR to the full operating voltage UB placed and charged on this.

Zu diesem Zeitpunkt t5 nähert sich das Ausgangssignal A des integrierenden Verstärkers V von oben kommend der in Fig. 3 eingezeichneten Referenzschwelle der halben Betriebsspannung ½UB. Nach der Zeitspanne tm, beginnend bei t3, erreicht die Spannung am Ausgang des Verstärkers V die Referenzschwelle. Die Zeitspanne tm berechnet sich wie folgt:At this point in time t5, the output signal A of the integrating amplifier V coming from above approaches the reference threshold of half the operating voltage ½UB shown in FIG. 3. After the period tm, starting at t3, the voltage at the output of the amplifier V reaches the reference threshold. The time span tm is calculated as follows:

Zum Zeitpunkt t6 ist die Referenzschwelle der halben Be triebsspannung ½UB erreicht, wobei zu diesem Zeitpunkt das Komparatorausgangssignal K1 wieder auf logisch "1" kippt. Gleichzeitig wechselt das Steuersignal W2 auf logisch "0". Hierdurch wechselt der Inverter IV seinen Ausgangspegel von logisch "1" auf "0", so daß sich die Integrationsrichtung des integrierenden Verstärkers V erneut ändert. Aufgrund der bereits erwähnten Mitkopplungscharakteristik des Komparators K bleibt unmittelbar nach dem Zeitpunkt t6 das Komparator ausgangssignal K1 auf logisch "1".At time t6, the reference threshold is half the Be drive voltage reached ½UB, at which point the Comparator output signal K1 flips back to logic "1". At the same time, the control signal W2 changes to logic "0". As a result, the inverter IV changes its output level from logical "1" to "0", so that the direction of integration of the integrating amplifier V changes again. Due to the already mentioned positive feedback characteristic of the comparator K remains the comparator immediately after time t6 output signal K1 to logic "1".

Erfindungsgemäß wechselt nach einer Zeitspanne von etwa 0,1 µs nach dem Zeitpunkt t6, das ist der Zeitpunkt t7, das Steuersignal W3 auf logisch "1" für die bereits erwähnte Koppelungszeit tk. Hierdurch wird die zuvor auf die volle Betriebsspannung UB aufgeladene Kapazität CM an den inver tierenden Eingang des Verstärkers V durch Schließen des Schalters S2 gelegt. Die Kapazität CM wird über den Integra tionskondensator CI auf die halbe Betriebsspannung ½UB entla den. Es findet also der gleiche Ladungstransfer wie oben statt, allerdings mit umgekehrten Vorzeichen, so daß jetzt ein negativer Spannungssprung zum Zeitpunkt t7 am Integra torausgang ansteht. Gleichzeitig wird durch Schließen des Schalters S6 die Referenzkapazität CR auf die halbe Be triebsspannung ½UB entladen. Ein parallel zur zu messenden Kapazität CM liegender Widerstand ist während dieses Umla dens, also während der Koppelungszeit tk, parallel zum Integrationswiderstand RI geschaltet. Hierdurch verkleinert sich bei der Aufintegration die Integrationszeitkonstante. Dies ist in Fig. 3 durch den strichliert dargestellten steileren Kurvenabschnitt des Ausgangssignals A nach t7 angedeutet. Die Verkleinerung der Integrationszeit kompen siert die oben erwähnte Vergrößerung der Zeitkonstanten bei der Abintegration. Insgesamt wird also eine Verfälschung des Meßergebnisses infolge parallel zur zu messenden Kapazität liegender Widerstände wirksam vermieden.According to the invention, the control signal W3 changes to logic "1" for the already mentioned coupling time tk after a time span of approximately 0.1 μs after the time t6, that is the time t7. As a result, the capacitance CM previously charged to the full operating voltage UB is connected to the inverting input of the amplifier V by closing the switch S2. The capacitance CM is discharged to half the operating voltage ½UB via the integration capacitor CI. So there is the same charge transfer as above, but with the opposite sign, so that now there is a negative voltage jump at time t7 at the gate output. At the same time, closing the switch S6 discharges the reference capacitance CR to half the operating voltage ½UB. A resistor lying parallel to the capacitance CM to be measured is connected in parallel to the integration resistor RI during this Umla dens, ie during the coupling time tk. This reduces the integration time constant during the integration. This is indicated in FIG. 3 by the steeper curve section of the output signal A after t7, shown in broken lines. The reduction in the integration time compensates for the above-mentioned increase in the time constant for the down-integration. Overall, falsification of the measurement result due to resistances lying parallel to the capacitance to be measured is thus effectively avoided.

Da zusätzlich die zu messende Kapazität CM nur kurzzeitig an die Integrationseinrichtung I geschaltet wird, wird die Unempfindlichkeit gegenüber Parallelwiderstände weiter verbessert.In addition, the capacitance CM to be measured only briefly the integration device I is switched, the Insensitivity to parallel resistors continues improved.

Wie in Fig. 4 dargestellt, ist der Spannungsverlauf an der zu messenden Kapazität CM und der Referenzkapazität CR zu jedem Zeitpunkt exakt gleich. Wie anhand der Schaltung in Fig. 2 ersichtlich, wird jeweils nur eine der beiden Kapazi täten CM, CR ausgewertet. Durch die Referenzkapazität CR kann die Kennlinie der zu messenden Kapazität CM vorlineari siert werden, indem der Meßwert beispielsweise aus dem Verhältnis von zu messender Kapazität CM zu Referenzkapazi tät CR gebildet wird. Hierdurch gehen der Integrationswider stand RI und die Oszillatorfrequenz eines Mikrokontrollers bei der Frequenzmessung nicht mehr in das Ergebnis ein. Darüber hinaus kann ein Mikrokontroller auch den digitalen Meßwert linearisieren und mit einer zusätzlichen Temperatur messung eine Temperaturkompensierung erreichen. Das Meßer gebnis kann beispielsweise digital oder analog in Form eines pulsweitenmodulierten Signales ausgegeben werden. Da die Meßspannung identisch ist, beeinflussen Koppelkapazitäten an der zu messenden Kapazität CM bzw. der Referenzkapazität CR das Meßergebnis nicht.As shown in FIG. 4, the voltage curve across the capacitance CM to be measured and the reference capacitance CR is exactly the same at all times. As can be seen from the circuit in FIG. 2, only one of the two capacitances CM, CR is evaluated. The characteristic of the capacitance CM to be measured can be pre-linearized by the reference capacitance CR, for example by forming the measured value from the ratio of the capacitance CM to be measured to the reference capacitance CR. As a result, the integration resistance RI and the oscillator frequency of a microcontroller no longer go into the result when measuring the frequency. In addition, a microcontroller can also linearize the digital measured value and achieve temperature compensation with an additional temperature measurement. The measurement result can be output, for example, digitally or analogously in the form of a pulse-width-modulated signal. Since the measuring voltage is identical, coupling capacitances on the capacitance CM to be measured or the reference capacitance CR do not influence the measurement result.

Wie in der Darstellung von Fig. 2 noch gezeigt, kann der nicht mit Bezugspotential 10 verbundene zweite Anschluß A2 der zu messenden Kapazität CM bzw. der Referenzkapazität CR niederohmig nach außen geführt werden (vgl. Anschluß 4). Dieser Anschluß 4 dient als sog. "aktive Guard-Leitung", durch die es möglich ist, die Auswerteschaltung bei Hochtem peraturversionen von den beiden Meßkondensatoren CM, CR örtlich abzusetzen, ohne daß eine zusätzlich auftretende Leitungskapazität das Meßergebnis verfälschen kann. Darüber hinaus kann die Eingangskapazität des integrierenden Ver stärkers V das Meßergebnis nicht beeinflussen, weil der Eingang des Verstärkers V stets auf konstantem Potential verbleibt.As shown in the illustration in FIG. 2, the second connection A2 of the capacitance CM to be measured or the reference capacitance CR that is not connected to the reference potential 10 can be led to the outside with a low impedance (cf. connection 4 ). This terminal 4 serves as a so-called "active guard line", through which it is possible to place the evaluation circuit at high temperature versions of the two measuring capacitors CM, CR locally without an additional line capacitance occurring which can falsify the measurement result. In addition, the input capacitance of the integrating amplifier V cannot influence the measurement result because the input of the amplifier V always remains at a constant potential.

Der in Fig. 2 noch zusätzlich vorgesehene Frequenzteiler TE sorgt dafür, daß eine nachgeschaltete Auswerteeinrichtung, die beispielsweise ein Mikrocontroller sein kann, durch die Frequenzmessung zeitlich nicht sehr belastet wird. Das am Ausgang des Frequenzteilers TE abgreifbare Signal weist eine Frequenz f auf, die umgekehrt proportional zur gemessenen Kapazität ist.The frequency divider TE, which is additionally provided in FIG. 2, ensures that a downstream evaluation device, which can be, for example, a microcontroller, is not very chronologically burdened by the frequency measurement. The signal that can be tapped at the output of the frequency divider TE has a frequency f that is inversely proportional to the measured capacitance.

Im nachfolgenden wird die Funktionsweise der Kompensations kapazität CK und der zugeordneten Schalter S7, S8 und S9 erläutert. Häufig besitzt ein Sensorelement Meßkapazitäten mit hohen Grundwerten und über den Meßbereich, beispiels weise über den zu messenden Druckbereich, geringen Kapazi tätshub. Wird von der eigentlichen Meßkapazität ein bestimm ter Betrag subtrahiert, kann die Empfindlichkeit der Meßan ordnung erhöht werden. Hierzu dient die Kompensationskapazi tät CK.Below is how the compensation works capacitance CK and the associated switches S7, S8 and S9 explained. A sensor element often has measuring capacities with high basic values and over the measuring range, for example wise over the pressure range to be measured, low capacity stroke. Is a certain of the actual measuring capacity subtracted the amount, the sensitivity of the meas order can be increased. The compensation capacitance serves this purpose act CK.

Die Kompensationskapazität CK wird, wie in Fig. 2 anhand der Schalter S7, S8 und S9 sowie der dazu gehörenden Steuer signale W1, W2 und W3 dargestellt, über den Schalter S7 auf die volle Betriebsspannung UB aufgeladen, während die zu messende Kapazität CM über den Schalter S1 vollständig entladen ist. Wechselt das Steuersignal W1 von logisch "1" auf logisch "0", werden die Schalter S7 und S1 geöffnet. Gemäß dem Signalverlauf von Fig. 3 werden nach ca. 0,1 µs die Schalter S2 und S8 für die Koppelungszeit tk an den invertierenden Eingang des Verstärkers V geschaltet. Hier durch wird die zu messende Kapazität CM von der Integra tionseinrichtung I aufgeladen, während sich die Kompensa tionskapazität CK auf die halbe Betriebsspannung ½UB entlädt. Am Ausgang A des integrierten Verstärkers V wird ein SpannungssprungThe compensation capacitance CK is, as shown in Fig. 2 using the switches S7, S8 and S9 and the associated control signals W1, W2 and W3, charged via the switch S7 to the full operating voltage UB, while the capacitance CM to be measured Switch S1 is completely discharged. If the control signal W1 changes from logic "1" to logic "0", switches S7 and S1 are opened. According to the waveform of FIG. 3 to be about 0.1 microseconds, the switches S2 and S8 for the coupling time tk to the inverting input of the amplifier V switched. Here, the capacitance CM to be measured is charged by the integration device I, while the compensation capacitance CK discharges to half the operating voltage ½UB. A voltage jump occurs at the output A of the integrated amplifier V.

erzeugt. Hieraus berechnet sich die Zeitspanne tm wie folgt:generated. From this, the time period tm is calculated as follows:

tm = (CM - CK)_*RI.tm = (CM - CK) _* RI.

In der Auswerteeinrichtung, beispielsweise dem bereits er wähnten Mikrocontroller, ergibt sich der zu ermittelnde Meß wert dann beispielsweise aus.In the evaluation device, for example the one he already has mentioned microcontroller, the measurement to be determined results then evaluate, for example.

Claims

1. A method for measuring a capacitance, which is connected to a first terminal with reference potential, using an integrating device connected to an operating voltage with an integrating capacitor which is charged with a charge which is sensitive to the capacitance to be measured and then discharged again and the The recharging frequency that occurs represents a measure of the capacitance to be measured, characterized in that the charging and discharging of the integration capacitor (CI) takes place up to a predetermined reference threshold and at the beginning of the charging and discharging process by coupling the capacitance (CM). negative or positive charge surges with the same amplitude are transmitted to the integration capacitor (CI).

2. The method according to claim 1, characterized by the method steps:

- full discharge of capacity (CM);
- Charging the capacitance (CM) to half the operating voltage (½UB) via the integration capacitor (CI) of the integration device (I);
- Decoupling the capacitance (CM) from the Integrationsein device (I) and reloading the integration capacitor (CI) until a predetermined reference voltage (UR) is present at the output (A) of the integration device (I);
- Applying the full operating voltage (UB) to the capacity (CM); and
- Discharging the capacitance (CM) via the integrationsein device (I) to half the operating voltage (½UB) and thereby charging the integration capacitor (CI).

3. The method according to claim 1 or 2, characterized by compared to the clock period (T) of the recharging frequency (f) of the integration capacitor (CI) short coupling times (tk) between the capacitance (CM) and the integration device (I), preferably in the range of about 0.05 the clock period (T).

4. The method according to any one of claims 1 to 3, characterized characterized in that in addition to the capacity (CM) a Refe limit capacity (CR) is provided, which alternately measured to capacity (CM) and to measured capacity (CM) for obtaining a linearized measured value in Relationship is established.

5. The method according to any one of claims 1 to 4, characterized characterized that a compensation capacity (CK) is provided, through which the transhipment frequency (f) during the measuring process of the capacitance to be measured (CM) is increased.

6. Circuit arrangement for performing the method according to one of claims 1 to 5 with the following features:

- A capacitance to be measured (CM) with a reference potential ( 10 ) lying first connection (A1) and a second connection (A2);
- An integration device (I) with an integration capacitor (CI);
- A first switching device (S2) to connect the second terminal (A2) of the capacitance (CM) to be measured to the integration device (I);
- A device (S4, S5; IV) for determining the integration direction of the integration device (I);
- A charging / discharging device (S1, S3, S6) for the capacitance to be measured (CM) and the integration capacitor (CI); and
- A control device (S) for controlling the first switching device (S2), the device (S4, S5; IV) and the charging / discharging device (S1, S3, S6) such that charging and discharging the integration capacitor (CI) in each case up to a predetermined reference threshold and at the beginning of the charging or discharging process by coupling the capacitance (CM) negative or positive charge surges with the same amplitude are transferred to the integration capacitor (CI).

7. Circuit arrangement according to claim 6, characterized in that the integration device (I) has an integrating amplifier (V) with a potential on half the operating voltage (½UB) lying, non-inverting input and one with the second connection A2 to Measuring capacitance (CM) connectable inverting input that the integration capacitor (CI) is connected between the inverting input and the output of the amplifier (V), and that an integration resistor (RI) is provided, which with a connection ( 12 ) the inverting input of the amplifier (V) and its other connection ( 13 ) via the second switching device (S4, S5; IV) to the reference potential ( 10 ) or positive potential.

8. Circuit arrangement according to claim 7, characterized in that the device (S4, S5; IV) a between the second terminal ( 13 ) of the integration resistor (RI) and the output of an output side to the integration device (I) switched comparator (K ) is switched inverter (IV), the switching threshold of which is half the operating voltage (½UB).

9. Circuit arrangement according to one of claims 6 to 8, characterized in that the loading / unloading device (S1, S3, S6) a formwork parallel to the capacitance (CM) teten switch (S1) and one between the second Connection (A2) of the capacitance (CM) and operating voltage (UB) lying switch (S3) and a between the second connection (A2) of the capacitance (CM) and half Operating voltage (½UB) lying switch (S6).

10. Circuit arrangement according to one of claims 6 to 9, characterized by a at the output of the circuit order provided frequency divider (TE).

11. Circuit arrangement according to one of claims 6 to 10, characterized in that parallel to the one to be measured Capacitance (CM) a reference capacitance (CR) switchable is that change over a switching device (S10) instead of the capacitance to be measured (CM) to the Integration device (I) can be coupled.

12. Circuit arrangement according to one of claims 6 to 11, characterized in that a compensation capacity (CK) switchable in parallel to the capacitance to be measured (CM) is, the compensation capacity (CK) then on full operating voltage (UB) is rechargeable if the too measuring capacity (CM) is discharged.