DE4233805A1 - Randausgleichverfahren - Google Patents

Description

Die vorliegende Erfindung betrifft ein Randausgleichverfahren, das bei einer Indexrahmenzuordnung verwendet werden kann, wenn der Indexrahmen aus einer bestimmten Zahl von Bytes konstanter Länge besteht.

Das Verfahren der Erfindung ist geeignet beispielsweise für einen Randausgleich, der beispielsweise ausgeführt wird, wenn ein plesiochrones Informationssignal mit 139.264 Kbit/s in einem VC-4-Behälter der SDH (Synchron-Digital-Hierarchie) abgebildet wird. Das bekannte Verfahren umfaßt neun Zeilen, die miteinander, die Art, in der sie abgebildet werden, betreffend identisch sind und die eine Pfadanweisung (path overhead, POH) aus einem Byte enthalten, sowie 20 Informationsbitgruppen aus 12 Bytes (96 I), ein, am Beginn einer jeden Informationsbitgruppe (Z) plaziertes Byte (W, X, X, Z), Stoffbits (R), allgemeine Bits (O), Randausgleichgelegenheitsbits (S) und Randausgleichkontrollbits (C). Fig. 1 zeigt schematisch eine Zeile des Informationsbereichs eines VC-4-Behälters eines solchen herkömmlichen SDH-Indexrahmens.

Die Legende zu Fig. 1 zeigt, daß das Byte Z ein Randausgleichgelegenheitsbit S enthält, das in Abhängigkeit des Bedarfs für einen Randausgleich entweder ein Informationsbit oder ein Stoffbit ohne Information ist. Ein Bedarf zum Randausgleich entsteht, wenn die Geschwindigkeit eines ankommenden Informationssignals von seinem normalen Wert in gewissem Ausmaße abweicht, beispielsweise nach oben, wobei Bits, die die Abbildungseinheit nicht abbilden kann, dazu tendieren, im Puffer der Einheit sich anzusammeln. In einem solchen Falle ermöglicht die Verwendung eines Randausgleichbits das Lesen dieses Puffers mit einer geringfügig höheren Geschwindigkeit als normal, wobei der Grad der Auffüllung des Puffers so konstant wie möglich gehalten werden kann. Beim Abbilden des derzeitigen SDH-Standards bedeutet die nominale Geschwindigkeit von 137.264 Ebit/s, daß zwei der Bytes Z der neun Zeilen des VC-4-Containers ein Informationsbit enthalten, wobei die verbleibenden sieben Bits ohne Information sind. Deshalb enthält der Indexrahmen sieben Bit-Lagen, in die Information eingefügt werden kann, wenn die Geschwindigkeit eines ankommenden Informationssignals über seinem nominalen Wert ist. Wenn die Geschwindigkeit eines ankommenden Informationssignals unter seinem nominalen Wert ist, können zwei Informationsbits aus dem Indexrahmen durch Verwendung des Randausgleichgelegenheitsbits entfernt und durch Bits ohne Information ersetzt werden.

Beim VC-4-Abbilden entsprechend dem Standard ist die Verwendung von Randausgleichgelegenheitsbits problematisch. Aufgrund der großen Geschwindigkeit des Signals mit ungefähr 140 Megabits /s erfordert die Verwendung eines Randausgleichgelegenheitsbits eine sehr schnelle oder komplizierte Schaltkreisanordnung für einen solchen bitweisen Randausgleich, insbesondere weil der SDH ansonsten byteweise organisiert ist.

Die Aufgabe der vorliegenden Erfindung ist es daher, eine neue Randausgleichmethode zu schaffen, mit der dieses Problem gelöst wird, und ein Randausgleich mit einer beträchtlich einfacheren Vorrichtung ausgeführt werden kann. Das wird durch das Verfahren der Erfindung erzielt, die dadurch gekennzeichnet ist, daß zum Randausgleich eines oder mehrere Bytes des Indexrahmens als Randausgleichgelegenheitsbyte (Z) bezeichnet sind, die in Abhängigkeit von der Notwendigkeit zum Randausgleich entweder Informationsbits (I) oder Stoffbits ohne Information enthalten. Randausgleichgelegenheitsbits sind vorzugsweise jeweils eines in jeder Zeile gelegen. Wenn das Verfahren der Erfindung beim Abbilden eines plesiochronen Informationssignals mit 139.264 Ebit/s angewendet wird, ist die Erfindung dadurch gekennzeichnet, daß in jeder Zeile des Indexrahmens eines der ersten Bytes vollständig als ein Randausgleichgelegenheitsbyte (Z) bezeichnet ist, das in Abhängigkeit von dem Bedarf zum Randausgleich entweder ein Informationsbit (I) oder ein Stoffbit ohne Information enthält, wobei mit der nominalen Geschwindigkeit in dem Indexrahmen die Randausgleichgelegenheitsbytes (Z) von sieben Zeilen Informationsbits enthalten und die Randausgleichgelegenheitsbytes (Z) von zwei Zeilen Bits ohne Informationen enthalten.

Im folgenden wird das Verfahren der Erfindung im einzelnen bezüglich einer beispielhaften Ausführung anhand der begleitenden Zeichnungen beschrieben. In den Zeichnungen zeigt

Fig. 1 ein Abbildungsdiagramm einer Zeile eines VC-4-Containers eines STM-Indexrahmens nach dem Stand der Technik;

Fig. 2 eine gemäß der Erfindung abgebildete Zeile der Fig. 1; und

Fig. 3 die Anordnung der Randausgleichgelegenheitsbytes im VC-4-Behälter.

Fig. 2 zeigt eine Ausführungsform der Erfindung, die das Abbilden eines plesiochronen Informationssignals mit 140 Megabits/Sekunde in eine Zeile eines STM-1-Indexrahmens eines VC-4-Behälters betrifft. Dieses Diagramm zeigt, daß, was die dynamische Struktur betrifft, dieses Abbilden vollständig der bekannten Lösung nach Fig. 1 entspricht. Der einzige Unterschied ist, daß die Bytes Z nun vollständig den Randausgleichgelegenheitsbits S zugewiesen sind, wobei in dem bekannten Fall nach Fig. 1 sechs der Bits des Bytes Z als Informationsbits I bestimmt worden sind, und nur eines als ein Randausgleichgelegenheitsbit S.

Fig. 3 zeigt, wie ein Randausgleichgelegenheitsbyte beim Abbilden eines Informationssignals in einem VC-4-Container verwendet wird. Fig. 3 zeigt das Auffüllen des Behälters im Falle von nominaler Geschwindigkeit, wobei die schraffierten Bytes Z Informationen enthaltende Bytes sind, und die unschraffierten oder weißen Bytes Z Stoffbytes ohne Information sind. Informationen enthaltende Bytes sind daher in sieben von neun Zeilen des VC-4-Behälters gelegen, und die Bytes Z, die mit Bits ohne Information aufgefüllt sind, sind in zwei Zeilen gelegen. In dem Beispiel der Fig. 3 sind diese zwei Zeilen die dritte und die achte Zeile. Wie durch die Fig. 2 und 3 gezeigt, ist bei dem erfindungsgemäßen Verfahren der Randausgleich nicht bitweise sondern byteweise ausgeführt. Die Verwirklichung des Verfahrens wird daher beträchtlich einfacher. Wie durch Fig. 2 gezeigt, zeigen die C-Bits in den Bytes X noch die Verwendung des Randausgleichs an. C = 0 zeigt, daß in der betreffenden Zeile Z ein Informationsbyte ist, und C = 1 zeigt, daß Z ein Byte ohne Information ist.

Ein Abbilden, wie in Fig. 2 dargestellt, ist beträchtlich einfacher in einer Vorrichtung zu realisieren, als ein Abbilden wie in Fig. 1 gezeigt. Es ist keine bitdrehende Funktion in der byteorientierten CMOS-Logik zum Bewegen der Byte-Grenze in Erwiderung auf die Verwendung eines Randausgleichsbits notwendig. Nun ist die Information immer als ganze Bytes vorhanden. Eine einfachere Verwirklichung bedeutet auch eine verläßlichere Arbeitsweise und eine kostengünstigere Lösung. Auf der anderen Seite, wenn ein Abbilden nach der Fig. 2 verwendet wird, verachtfacht sich ein, durch einen Randausgleich vor dem Filtern verursachtes Flackern im Vergleich zu dem Abbilden nach Fig. 1, weil nun die Randausgleichsbits in Bytes aus acht Bits und nicht als einzelne Bits vorhanden sind. Aber da die Randausgleichsfrequenz 16 kHz +/- Δ ist, ist ein Flackern in dem Festlegen der Phase des Desynchronisators wirkungsvoll gefiltert. Da darüber hinaus die von den Zeigern verursachten Phasenänderungen von 24 UI in dem Desynchronisator auf jeden Fall bewältigt werden müssen, entstehen keine neuen Anforderungen an die Länge des Datenpuffers.

Das Randausgleichsverfahren nach der Erfindung wurde oben mittels einer beispielhaften Ausführungsform dargestellt. Es soll jedoch klargestellt sein, daß solch ein beschriebenes byteweises Randausgleichsverfahren bei anderen Abbildungsausführungsformen verwendet werden kann, wo große Geschwindigkeiten Probleme bei der bitweisen Randausrichtung verursachen.

Claims (3)

1. Ein Randausgleichsverfahren zur Verwendung beim Indexrahmenabbilden, wenn der Indexrahmen aus einer bestimmten Zahl von Bytes konstanter Länge besteht, dadurch gekennzeichnet, daß zum Randausgleich eines oder mehrere Bytes des Indexrahmens als Randausgleichsgelegenheitsbytes (Z) ausgezeichnet sind, die in Abhängigkeit vom Bedarf zum Randausgleich entweder Informationsbits (I) oder Stoffbits ohne Information enthalten.

2. Ein Verfahren nach Anspruch 1, wenn der Indexrahmen eine Zahl von in bezug auf die Art, in der sie abgebildet werden, zueinander identischen Zeilen besteht, dadurch gekennzeichnet, daß jeweils ein Randausgleichgelegenheitsbyte (Z) in jeder Zeile gelegen ist.

3. Ein Randausgleichsverfahren zur Verwendung beim Abbilden eines plesiochronen Informationssignals mit 139.264 Fbit/s in einem SDH (Synchron-Digital-Hierarchie) VC-4-Behälter, der neun Zeilen umfaßt, die in bezug auf die Art, in der sie abgebildet werden, zueinander identisch sind, und die abwechselnd aus einem Pfadanzeiger (path overhead, POH) aus einem Byte bestehen, sowie aus 20 Informationsbitgruppen aus 12 Bytes (96 I), aus einem am Beginn einer jeden Informationsbitgruppe (I) gelegenen Byte (W, X, Y, Z), aus Stoffbits (R), Allgemeinbits (O), Randausgleichgelegenheitsbits (S) und aus Randausgleichkontrollbits (C), dadurch gekennzeichnet, daß in jeder Zeile des Indexrahmens eines der ersten Bytes vollständig als ein Randausgleichgelegenheitsbyte (Z) ausgezeichnet ist, das in Abhängigkeit von dem Bedarf zum Randausgleich entweder Informationsbits (I) oder Stoffbits ohne Information enthält, wobei bei einer nominalen Geschwindigkeit in dem Indexrahmen die Randausgleichgelegenheitsbytes (Z) von sieben Zeilen Informationsbits enthalten und die Randausgleichsgelegenheitsbytes (Z) von zwei Zeilen Bits ohne Information enthalten.