DE4231226A1

DE4231226A1 - Commutation circuitry for collectorless DC motor - with retardation circuit allowing shifting of commutation point by given delay interval

Info

Publication number: DE4231226A1
Application number: DE4231226A
Authority: DE
Inventors: Hans Steinbusch
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1994-03-24

Abstract

The motor commutation circuit is used to commutate the motor current from one motor winding to the next in the movement direction of the motor in dependence on the induced motor voltage reading a reference voltage. A retardation circuit (500) shifts the commutation timing point by a given delay interval relative to the zero transition of the induced voltage. The length of the delay interval is defined by a number of period durations of a clock signal dependent on the motor r.p.m. The number of period durations is determined from the ratio of the spacing between two commutation points relative to a given multiple of the clock period. ADVANTAGE - Simple electronic circuit for shifting commutation point.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Kommutieren eines kollektorlosen Gleichstrommotors mit mindestens zwei Wicklungen, in der das Kommutieren des Motorstromes von einer Wicklung zur im Bewegungssinn des Gleichstrommotors nächsten Wicklung vom Erreichen einer Referenzspannung durch eine im Gleichstrommotor induzierte Spannung hervorgerufen wird.The invention relates to a circuit arrangement for commutating a brushless DC motor with at least two windings in which the commutation of the Motor current from a winding in the direction of movement of the DC motor next winding from reaching one Reference voltage by one induced in the DC motor Tension is caused.

Bei elektronisch kommutierten Gleichstrommotoren ist es zur richtigen Kommutierung erforderlich, die momentane Läuferposition zu ermitteln. Dies geschieht häufig mittels Sensoren, wie z. B. Fotodioden, Hall-Generatoren und ähnlichen Anordnungen. Um den unwirtschaftlichen Einbau solcher Bauelemente und deren Platzverbrauch im Motor zu vermeiden, besteht die Möglichkeit, die Ermittlung der Fortschaltzeitpunkte der Kommutierung aus den in die Wicklungen des Motors induzierten Spannungen abzuleiten. So ist aus der DE 36 02 227 A1 eine Kommutierungsschaltung für einen kollektorlosen Gleichstrommotor bekannt, bei welcher die Kommutierungszeitpunkte ausschließlich aus den in den Ständerwicklungen induzierten Spannungen gewonnen werden. Auch die Zeitdauer unmittelbar nach der Kommutie rung, in der die induzierten Spannungen wegen der in den Ständerwicklungen auftretenden Ausgleichsvorgänge nicht berücksichtigt werden, wird von diesen in die Wicklungen induzierten Spannungen abgeleitet.It is with electronically commutated DC motors required for correct commutation, the current one Determine the position of the runner. This is often done using Sensors such as B. photodiodes, Hall generators and similar arrangements. For uneconomical installation such components and their space consumption in the engine avoid, there is a possibility to determine the Steps in the commutation from the to the Windings of the motor to derive induced voltages. DE 36 02 227 A1 describes a commutation circuit known for a brushless DC motor, at which the commutation times exclusively from the voltages induced in the stator windings become. Also the time immediately after the commutation tion in which the induced voltages due to the in the Stator windings do not compensate is taken into account by these in the windings induced voltages derived.

Bei dieser und anderen Kommutierungsschaltungen, welche die Kommutierungszeitpunkte aus den in den Ständer wicklungen induzierten Spannungen gewinnen, besteht die Problematik, daß die Fortschaltung der Kommutierung vor genommen wird, wenn die in die Wicklungen induzierten Spannungen einen bestimmten Pegel über- oder unter schreiten. Eine Kommutierung zu diesem Zeitpunkt ist aber nicht immer erwünscht.In this and other commutation circuits, which the commutation times from those in the stator win induced voltages, there is Problem that the advancement of commutation before is taken when the induced in the windings Voltages above or below a certain level stride. However, commutation at this point is not always wanted.

Aus der DE 37 10 509 C1 ist ein Verfahren zur Kommutierung eines kollektorlosen Gleichstrommotors mit einem perma nentmagnetischen Läufer oder Ständer beliebiger Polpaar zahl und einem zugeordneten Ständer bzw. Läufer mit wenigstens zwei Wicklungen, die ein Mehrpolsystem bilden, die an den Minus- und/oder Plus-Pol einer Spannungsquelle schaltbar sind und in die das permanentmagnetische Feld in den übrigen Zeiten Spannungen induziert, wobei zur Ermitt lung der Fortschaltzeitpunkte der Kommutierung immer die induzierte Spannung derjenigen Wicklung herangezogen wird, welche nicht an die Spannungsquelle geschaltet ist, bekannt, bei dem der Motor mit einem Tachogenerator versehen ist, welcher pro Umdrehung des Läufers eine Anzahl von Tachopulsen abgibt, die ein Mehrfaches der Anzahl der verschiedenen Kommutierungszustände beträgt, die zur Ermittlung der Fortschaltzeitpunkte herangezogene induzierte Spannung laufend mit einer Referenzspannung verglichen wird, die Zahl der Tachopulse gezählt wird, sobald die induzierte Spannung die Referenzspannung erreicht, und bei Erreichen einer vorgegebenen Anzahl von Tachopulsen die Kommutierung einen Schritt weiterge schaltet wird.DE 37 10 509 C1 describes a method for commutation of a collectorless DC motor with a perma Magnetic rotor or stand of any pole pair number and an assigned stand or runner with at least two windings that form a multipole system, to the minus and / or plus pole of a voltage source are switchable and into which the permanent magnetic field the remaining times induced voltages, whereby for the determination the switching times of the commutation always the induced voltage of that winding is used, which is not connected to the voltage source, known in which the motor with a tachometer generator is provided, which is one per revolution of the rotor Number of speedometer pulses that are a multiple of Number of different commutation states, the one used to determine the switching times induced voltage continuously with a reference voltage is compared, the number of tachopulses is counted, once the induced voltage becomes the reference voltage reached, and when a predetermined number of Speedometer pulses commutation one step further is switched.

Bei diesem Verfahren ist zwar - ausgehend von den mittels der induzierten Spannung ermittelten Zeitpunkten - eine weitere, drehzahlabhängige zeitliche Verzögerung der Kommutierungsfortschaltzeitpunkte möglich, d. h., daß die Kommutierung ausgehend von den mittels der induzierten Spannung ermittelten Zeitpunkten weiter verzögert wird, was einer Bürstenverschiebung bei konventionellen Gleich strommotoren entspricht. Das bekannte Verfahren erfordert jedoch die Anbringung eines Tachogenerators an den betreffenden Motor. Da in vielen Anwendungen ein Tacho generator für andere Zwecke nicht benötigt wird, ist es in vielen Fällen unwirtschaftlich, allein für die Verzögerung der Kommutierungsfortschaltzeitpunkte ein derartiges, teures und auch das Bauvolumen der gesamten Motoranordnung vergrößerndes Bauteil vorzusehen.This method is - based on the means of the induced voltage points in time - one further, speed-dependent time delay of the Commutation advancement times possible, d. that is, the Commutation based on the induced by the Voltage determined times is further delayed, what a brush shift with conventional peers current motors corresponds. The known method requires however, the attachment of a tachometer generator to the concerned engine. As a speedometer in many applications generator is not needed for other purposes, it is in uneconomical in many cases, just for the delay the commutation advancement times such a expensive and also the construction volume of the entire motor arrangement to provide a magnifying component.

Die Erfindung hat demgegenüber die Aufgabe, eine zeitliche Verzögerung der Kommutierungsfortschaltzeitpunkte in der vorstehend beschriebenen Art auch ohne einen Tachogenera tor und statt dessen mit einfachen, preiswerten und platz sparenden Mitteln zu schaffen.In contrast, the invention has the task of a temporal Delay in the commutation advancement times in the type described above even without a tachogenera gate and instead with simple, inexpensive and space creating savings.

Diese Aufgabe wird bei einer Schaltungsanordnung der gattungsgemäßen Art gelöst durch eine Retardierungs schaltung zum Verschieben des Kommutierungszeitpunktes um ein vorgebbares Verzögerungsintervall gegenüber dem Null durchgang der induzierten Spannung, wobei die Länge des Verzögerungsintervalls durch eine Anzahl von Perioden dauern eines von der Drehzahl des Gleichstrommotors unabhängigen Taktsignals (Taktperioden) bestimmbar ist, welche Anzahl sich aus dem Verhältnis des Zeitabstands zweier Kommutierungszeitpunkte zu einem vorgebbaren Viel fachen der Taktperiode ableitet.This task is carried out in a circuit arrangement Generic type solved by a retardation switching to shift the commutation time a predeterminable delay interval compared to zero passage of the induced voltage, the length of the Delay interval through a number of periods take one from the speed of the DC motor independent clock signal (clock periods) can be determined, what number is derived from the ratio of the time interval two commutation times at a predeterminable amount times the clock period.

Durch die Erfindung wird somit eine Verschiebung des Kommutierungszeitpunktes in sehr einfacher und zugleich veränderbarer Weise vorgenommen. Der zusätzliche Konstruk tionsaufwand beschränkt sich dabei auf eine relativ ein fache elektronische Schaltung, die bevorzugt mit anderen Steuerschaltungen zur Kommutierung kollektorloser Gleich strommotoren kombiniert werden kann. Insbesondere bei zumindest weitgehender Zusammenfassung in integrierten Schaltkreisen wird dadurch der Zusatzaufwand minimal und die Bauform im Gegensatz zur Anbringung eines zusätzlichen Tachogenerators kaum oder gar nicht verändert. Auch die übrigen Nachteile von Tachogeneratoren, beispielsweise deren Justierung oder Hystereseerscheinungen, werden vermieden.The invention thus shifts the Commutation point in a very simple and at the same time changeable made. The additional construct tion effort is limited to a relatively fold electronic circuit, which is preferred with others Control circuits for commutation of collectorless DC current motors can be combined. Especially at at least extensive summary in integrated Circuits, the additional effort is minimal and the design in contrast to the attachment of an additional one Tachogenerators changed little or not at all. Also the other disadvantages of tachometer generators, for example their adjustment or hysteresis avoided.

Die erfindungsgemäße Schaltungsanordnung ist bevorzugt kombiniert mit einer Steuerschaltung zur Kommutierung eines kollektorlosen Gleichstrommotors mit einem permanentmagnetischen Läufer oder Ständer beliebiger Polpaarzahl und einem zugeordneten Ständer bzw. Läufer mit wenigstens zwei Wicklungen, die ein Mehrphasensystem bilden, die an den Minus- und/oder Plus-Pol einer Spannungsquelle schaltbar sind und in die das permanent magnetische Feld in den übrigen Zeiten Spannungen induziert, wobei zur Ermittlung der Fortschaltzeitpunkte der Kommutierung immer die induzierte Spannung derjenigen Wicklung herangezogen wird, welche nicht an die Spannungs quelle geschaltet ist und die Kommutierung ausgelöst wird, nachdem diese induzierte Spannung die Referenzspannung erreicht (Nulldurchgang), die einen Nullpegel der indu zierten Spannung repräsentiert.The circuit arrangement according to the invention is preferred combined with a control circuit for commutation of a brushless DC motor with one permanent magnetic rotor or stand any Number of pole pairs and an assigned stator or rotor with at least two windings that are a multi-phase system form the one at the minus and / or plus pole Voltage source are switchable and in the permanent magnetic field voltages in the remaining times induced, whereby to determine the switching times commutation always the induced voltage of those Winding is used, which is not connected to the voltage source is switched and commutation is triggered, after this induced voltage becomes the reference voltage reached (zero crossing), which a zero level of the indu graced voltage.

In einer anderen Ausgestaltung ist die erfindungsgemäße Schaltungsanordnung kombiniert mit einer Steuerschaltung für einen kollektorlosen Gleichstrommotor ohne Kommutie rungssensor mit einem permanentmagnetischen Läufer beliebiger Polpaarzahl und einem Ständer und wenigstens drei Wicklungen, die ein Mehrphasen-System bilden, von dem jede Phase in Abhängigkeit von Spannungen, die das permanentmagnetische Feld des Läufers in die Wicklungen induziert, mittels elektronischer Schaltelemente je nach Kommutierungszustand zur Durchführung von Kommutierungs schritten an die Minus- und/oder Plus-Pole einer Gleich stromquelle schaltbar ist, wobei bei Motoren ohne Stern punkt oder ohne herausgeführten Sternpunkt laufend eine Sternpunktspannung berechnet wird, und in der weiterhin eine Meßspannung durch Subtraktion der herausgeführten oder berechneten Sternpunktspannung von einem Signal berechnet wird, welches sich aus den Intervallen der Wicklungsspannungen zusammensetzt, in denen die Wicklungen nicht mittels der elektronischen Schaltelemente an die Gleichstromquelle geschaltet sind, ein Soll-Phasensignal erzeugt wird, das das für den jeweils herrschenden Kommutierungszustand des Motors richtige Vorzeichen der Meßspannung vorgibt, ein Vergleichssignal erzeugt wird, das angibt, ob die Vorzeichen der Meßspannung und das von dem Soll-Phasensignal vorgegebene Vorzeichen gleich sind, das Vergleichssignal (si) während der Zeiten für eine vorgegebene Dauer ausgeblendet wird, in denen in den Wicklungen durch Abschalten der elektronischen Schalt elemente bedingte Ausgleichsvorgänge mit möglichen parasi tären Null-Stellen auftreten, ausgelöst durch das Vergleichssignal bei verschiedenen Vorzeichen der Meß spannung und des durch das Soll-Phasensignal vorgegebenen Soll-Vorzeichens, die elektronischen Schaltelemente einen Kommutierungsschritt weitergeschaltet werden, mit einem das Vergleichssignal führenden Signalpfad. Dabei ist die Retardierungsschaltung in den das Vergleichssignal führen den Signalpfad eingefügt zum Bilden eines verzögerten Vergleichssignals.In another embodiment, the invention is Circuit arrangement combined with a control circuit for a collectorless DC motor without commutation tion sensor with a permanent magnetic rotor any number of pole pairs and a stand and at least three windings that form a multi-phase system, of which each phase depending on the voltages that the permanent magnetic field of the rotor in the windings induced by means of electronic switching elements depending on Commutation state for carrying out commutation stepped to the minus and / or plus poles of an equal power source is switchable, with motors without a star point or one without a star point Star point voltage is calculated, and continues in the a measuring voltage by subtracting the lead out or calculated star point voltage from a signal is calculated, which results from the intervals of the Winding voltages composed in which the windings not to the electronic switching elements DC source are switched, a target phase signal is generated that for the prevailing Commutation state of the motor correct sign of the Measuring voltage specifies, a comparison signal is generated, that indicates whether the sign of the measuring voltage and that of predefined signs are the same as the target phase signal, the comparison signal (si) during times for one the specified duration is hidden during which Windings by switching off the electronic switching element-related compensatory processes with possible parasi tary zeros occur, triggered by the Comparison signal at different signs of the measurement voltage and that specified by the target phase signal Target sign, the electronic switching elements one Commutation step forwarded with a the signal path carrying the comparison signal. Here is the Retarding circuit in which the comparison signal lead inserted the signal path to form a delayed Comparison signal.

Eine bevorzugte Weiterbildung der Erfindung zeichnet sich dadurch aus, daß die Schaltzustände der elektronischen Schaltelemente und das Soll-Phasensignal mittels binärer Verknüpfungen der Ausgänge eines Schieberegisters gewonnen werden, das sechs Zustände zyklisch durchläuft und mittels eines Schiebesignals fortgeschaltet wird, das entweder durch das verzögerte Vergleichssignal erzeugt wird, oder immer dann, wenn die Schaltelemente für eine vorgegebene Zeitdauer nicht durch das verzögerte Vergleichssignal weitergeschaltet wurden.A preferred development of the invention is distinguished characterized in that the switching states of the electronic Switching elements and the target phase signal by means of binary Links between the outputs of a shift register are obtained which cycles through six states and by means of a shift signal is advanced either is generated by the delayed comparison signal, or whenever the switching elements for a given Time period not due to the delayed comparison signal were forwarded.

Zur Erläuterung der in den vorstehend beschriebenen Ausge staltungen mit der erfindungsgemäßen Schaltungsanordnung kombinierten Steuerschaltungen zur Kommutierung kollektor loser Gleichstrommotoren wird ausdrücklich Bezug genommen auf die Offenbarung der Druckschriften DE 36 02 227 A1 und DE 37 10 509 C1, deren Inhalt hiermit ausdrücklich zur Offenbarung der Erfindung herangezogen wird.To explain the in the Abge described above events with the circuit arrangement according to the invention combined control circuits for commutation collector loose DC motors are expressly referred to to the disclosure of documents DE 36 02 227 A1 and DE 37 10 509 C1, the content of which is hereby expressly for Disclosure of the invention is used.

In einer weiteren, vorteilhaften Ausgestaltung umfaßt die erfindungsgemäße Schaltungsanordnung wenigstens eine Zähl anordnung zum Bestimmen der Anzahl vorgebbarer Vielfacher der Taktperioden im Zeitintervall zwischen jeweils zwei Kommutierungszeitpunkten bzw. Zeitpunkten, zu denen die induzierte Spannung die Referenzspannung erreicht, und zum Ableiten des Verzögerungsintervalls durch Abzählen der selben Anzahl einfacher Taktperioden.In a further advantageous embodiment, the Circuit arrangement according to the invention at least one count arrangement for determining the number of specifiable multiples the clock periods in the time interval between two Commutation times or times at which the induced voltage reaches the reference voltage, and to Derive the delay interval by counting the same number of simple clock periods.

Durch eine derartige Anordnung wird erreicht, daß auch bei einer beliebigen Wahl der Dauer der Taktperioden sowie bei unterschiedlichen Drehzahlen des Motors stets dieselbe, korrekte Verschiebung der Kommutierungszeitpunkte vorge nommen wird, deren Wert sich aus dem vorgegebenen Viel fachen, d. h. dem dieses Vielfache erzeugenden Multiplika tionsfaktor ableitet.Such an arrangement ensures that even any choice of the duration of the clock periods and at different engine speeds always the same, correct shift of the commutation times pre is taken, the value of which is derived from the predetermined amount fold, d. H. the multiplication generating this multiple tion factor.

Insbesondere ist eine derart ausgebildete Schaltungs anordnung so eingerichtet, daß eine erste und eine zweite der Zählanordnungen wechselweise mit jedem Nulldurchgang der induzierten Spannung beginnend vorgebbare Vielfache der Taktperioden aufwärts bzw. einfache Taktperioden abwärts zählen, wobei die die Vielfachen der Taktperioden zählende Zählanordnung beginnend bei einem Mindeststand bis zum nächsten Nulldurchgang der induzierten Spannung oder einem vorgebbaren Höchststand zählt und dort anhält und die die Taktperioden zählende Zählanordnung vom beim vorigen Nulldurchgang erreichten Zählerstand bzw. dem Höchststand an abwärts zählt und bei Erreichen des Mindeststandes eine Kommutierung auslöst. Jede der Zähl anordnungen zählt somit abwechselnd in einem Kommu tierungsintervall aufwärts und im nächsten Kommutierungs intervall abwärts, wobei während des Abwärtszählens die fällige Kommutierung entsprechend dem Zählerstand verschoben wird, der im voraufgehenden Kommutierungs intervall erreicht wurde. Jede der beiden Zählanordnungen ist wechselweise für jedes zweite Kommutierungsintervall zum Verschieben der Kommutierungszeitpunkte zuständig.In particular, such a circuit is formed arrangement set up so that a first and a second the counting arrangements alternately with each zero crossing of the induced voltage starting multiples the clock periods upwards or simple clock periods count down, being the multiples of the clock periods counting counting arrangement starting at a minimum level until the next zero crossing of the induced voltage or a predeterminable high and counts there and the counting arrangement counting the clock periods from the previous zero crossing reached the counter reading or the Maximum counts down and when the Minimum level triggers a commutation. Each of the counts Arrangements count alternately in one commu tation interval upwards and in the next commutation interval down, with the due commutation according to the meter reading which is moved in the previous commutation interval was reached. Each of the two counting arrangements is alternate for every second commutation interval responsible for shifting the commutation times.

Bei einem Dreiphasensystem ist durch die Schaltungsanord nung gemäß der vorliegenden Erfindung das Verzögerungs intervall derart gewählt, daß es etwa 30°, bezogen auf den Winkel der elektrischen Spannung, beträgt. Die induzierte Spannung befindet sich dann in Phase mit der Grundwelle der den Wicklungen des Motors beaufschlagten Spannung, so daß Drehmomentschwankungen minimal werden.With a three-phase system is by the circuit arrangement according to the present invention the delay interval chosen such that it is about 30 °, based on the Angle of electrical voltage. The induced Voltage is then in phase with the fundamental wave the voltage applied to the windings of the motor, so that torque fluctuations become minimal.

In den zur Erläuterung der Erfindung aufgestellten Zeichnungen zeigtIn those set out to explain the invention Shows drawings

Fig. 1 Spannungsverläufe zur Kommutierung eines kollektor losen Gleichstrommotors, Fig. 1 voltage curves for commutation of a brushless DC motor,

Fig. 2 ein Beispiel für ein Diagramm des Drehmomenten verlaufs über der Motordrehzahl bei einem Motor mit drei Phasen, Fig. 2 shows an example for a diagram of the torque curve over the engine speed of a motor with three phases,

Fig. 3 ein detailliertes Blockschaltbild für ein Aus führungsbeispiel der erfindungsgemäßen Schaltungsanord nung, Fig. 3 is a detailed block diagram for an off operation example of the present invention Schaltungsanord voltage,

Fig. 4 Signalverläufe zu Fig. 3 und Fig. 4 waveforms to Fig. 3 and

Fig. 5 ein Blockschaltbild einer Steuerschaltung zur Kommutierung eines kollektorlosen Gleichstrommotors, die mit einer erfindungsgemäßen Schaltungsanordnung kombiniert ist. Fig. 5 is a block diagram of a control circuit for commutating a commutatorless DC motor, which is combined with a circuit arrangement according to the invention.

Fig. 1 zeigt Spannungsverläufe zur Kommutierung eines Gleichstrommotors, wie sie aus der DE 36 02 227 A1 bekannt ist. Darin bezeichnet die stufenförmig zwischen einem positiven Amplitudenwert 0 und einem negativen Amplituden wert stufig umgeschaltete Spannung Ub eine durch die Kommutierung des Gleichstrommotors erzeugte Ankerspannung, deren (sinusförmige) Grundschwingung mit Ugr bezeichnet und ebenfalls in Fig. 1 über der Zeit bzw. dem Phasen winkel wt aufgetragen ist. Ebenfalls aufgetragen ist die im Gleichstrommotor beim Betrieb induzierte Spannung EMK, deren sinusförmiger Verlauf ebenfalls in Fig. 1 über dem Phasenwinkel wt aufgetragen ist. Zwischen der Grund schwingung ub und der induzierten Spannung EMK existiert eine Phasenverschiebung um den Winkel b, im vorliegenden Beispiel etwa 30°. Die Kommutierung, d. h. die Aufschaltung der Ankerspannung Ub, erfolgt im Nulldurchgang der induzierten Spannung EMK. Fig. 1 shows voltage profiles for commutation of a DC motor, as is known from DE 36 02 227 A1. Therein, the voltage Ub switched in steps between a positive amplitude value 0 and a negative amplitude value denotes an armature voltage generated by the commutation of the DC motor, the (sinusoidal) fundamental oscillation of which is denoted by Ugr and likewise in FIG. 1 over time or the phase angle wt is applied. Also plotted is the voltage EMK induced in the DC motor during operation, the sinusoidal profile of which is also plotted in FIG. 1 over the phase angle wt. Between the basic vibration ub and the induced voltage EMK there is a phase shift by the angle b, in the present example about 30 °. The commutation, ie the connection of the armature voltage Ub, takes place at the zero crossing of the induced voltage EMK.

Eine ideale Kommutierung wird jedoch dann erzielt, wenn die induzierte Spannung EMK und die Grundschwingung Ugr der Ankerspannung Ub in Phase zueinander liegen. Für diesen Fall werden die elektrischen Drehmomentschwankungen im Motor minimal. Erfindungsgemäß wird dies dadurch erreicht, daß die Ankerspannung Ub um den Winkel b gemäß Fig. 1, der auch als Bürstenwinkel bezeichnet wird, ent lang der Achse des Phasenwinkels wt verschoben wird, d. h., daß die Kommutierungszeitpunkte der Ankerspannung Ub um den Bürstenwinkel b verschoben werden. However, ideal commutation is achieved when the induced voltage EMK and the fundamental oscillation Ugr of the armature voltage Ub are in phase with one another. In this case, the electrical torque fluctuations in the motor are minimal. According to the invention this is achieved in that the armature voltage Ub is shifted along the axis of the phase angle wt by the angle b according to FIG. 1, which is also referred to as the brush angle ent, ie the commutation times of the armature voltage Ub are shifted by the brush angle b .

Im Gegensatz zu der Lehre der DE 37 10 509 C1, nach der die Verschiebung der Kommutierungszeitpunkte mit Hilfe eines am Motor befestigten Tachogenerators vorgenommen wird, ist nach der Erfindung eine Retardierungsschaltung zum Verschieben des Bürstenwinkels b der Ankerspannung Ub vorgesehen. Ein Beispiel für eine derartige Retardierungs schaltung ist in Fig. 3 blockschematisch wiedergegeben.In contrast to the teaching of DE 37 10 509 C1, according to which the shifting of the commutation times is carried out with the aid of a tachometer generator attached to the motor, a retardation circuit for shifting the brush angle b of the armature voltage Ub is provided according to the invention. An example of such a retardation circuit is shown in block diagram form in FIG. 3.

Durch die Retardierungsschaltung wird der Kommutierungs zeitpunkt der Ankerspannung Ub um den PhasenwinkelThrough the retardation circuit, the commutation time of the armature voltage Ub around the phase angle

b = bk/ab = bk / a

verschoben, wobei bk der Winkel eines Kommutierungsinter valls, d. h. der Zeitabstand zweier Kommutierungszeit punkte, und a ein vorgebbarer Faktor ist. Der vorgebbare Faktor a bestimmt ein vorgebbares Vielfaches der Takt periode, d. h. der Periodendauer eines von der Drehzahl des Gleichstrommotors unabhängigen Taktsignals. Dieses Takt signal weist eine konstante Frequenz fcl auf. Eine Frequenzteilung der Frequenz des Taktsignals durch den vorgebbaren Faktor a liefert ein vorzugsweise impuls förmiges Signal der Frequenz fcl/a, d. h. ein Signal mit einer Periodendauer, die einem durch den vorgebbaren Faktor a bestimmten Vielfachen der Taktperiode entspricht. Werden die Impulse der Frequenz fcl/a während des Zeit abstands zweier Kommutierungszeitpunkte gezählt, ergibt sich eine Anzahl x von Zählschritten. Diese Anzahl x ist abhängig vom Aufbau und von der Drehzahl des Motors. Es ergibt sich die folgende Beziehung:shifted, where bk is the angle of a commutation inter valls, d. H. the time interval between two commutation times points, and a is a predeterminable factor. The definable Factor a determines a predeterminable multiple of the cycle period, d. H. the period of one of the speed of the DC motor independent clock signal. That beat signal has a constant frequency fcl. A Frequency division of the frequency of the clock signal by the Predeterminable factor a provides a preferably impulse shaped signal of frequency fcl / a, d. H. a signal with a period that is given by the predefinable Factor a corresponds to certain multiples of the cycle period. The pulses of frequency fcl / a during the time distance between two commutation times, results a number x of counting steps. This number is x depending on the design and the speed of the motor. It the relationship is as follows:

bk = w·Tk = ^π/m = w·x·a/fcl = 2·^π·p2·fmec·x·a/fcl.bk = w · Tk = ^π / m = w · x · a / fcl = 2 · ^π · p2 · fmec · x · a / fcl.

Dabei ist w die elektrische Kreisfrequenz des Gleichstrom motors mitW is the electrical angular frequency of the direct current motors with

w = 2·^π·p2·fmec,w = 2 · ^π · p2 · FMEC,

wobei p2 die Polpaarzahl das Rotors des Gleichstrommotors, fmec die Achsfrequenz des Rotors, m die Strangzahl des Gleichstrommotors und Tk der Zeitabstand zweier Kommu tierungszeitpunkte darstellen. Wird zum Zählen der Impulse der Frequenz fcl/a ein Binärzähler mit n Stufen verwendet, muß diese Anzahl n der Stufen so gewählt werden, daß der Zählbereich 2ⁿ des Zählers größer oder gleich der Anzahl x der Zählschritte ist. Aus der obigen Gleichung ist ersichtlich, daß beispielsweise bei niedriger Achs frequenz fmec des Rotors, d. h. bei niedriger Drehzahl, über dem vorgegebenen Winkel bk des Kommutierungsinter valls eine entsprechend erhöhte Anzahl x von Zählschritten gezählt werden muß. Damit bestimmt sich die Anzahl n der Stufen des Binärzählers auch durch die niedrigste Dreh zahl, für die die erfindungsgemäße Verschiebung des Kommutierungszeitpunktes bis zur Phasenübereinstimmung zwischen der Grundschwingung Ugr und der induzierten Spannung EMK noch wirksam sein soll. Diese untere Achs frequenz ist gegeben durch die Beziehungwhere p2 the number of pole pairs the rotor of the DC motor, fmec the axis frequency of the rotor, m the number of strands of the DC motor and Tk the time interval between two commutation times. If a binary counter with n stages is used to count the pulses of frequency fcl / a, this number n of stages must be selected so that the counting range 2 ^{n of} the counter is greater than or equal to the number x of the counting steps. From the above equation it can be seen that, for example, at a low axis frequency fmec of the rotor, ie at low speed, a correspondingly increased number x of counting steps must be counted above the predetermined angle bk of the commutation interval. The number n of stages of the binary counter is thus also determined by the lowest number of revolutions for which the shift according to the invention of the time of commutation until the phase match between the fundamental oscillation Ugr and the induced voltage EMK should still be effective. This lower axis frequency is given by the relationship

fmec = fcl/(2·p2·m·2ⁿ·a).fmec = fcl / (2 · p2 · m · 2 ⁿ · a).

Der vorgebbare Faktor a legt dabei auch das Verhältnis zwischen der Länge des vorgebbaren Verzögerungsintervalls und dem Zeitabstand Tk zweier Kommutierungszeitpunkte fest. Wie aus der letzten Gleichung ersichtlich ist, kann für einen vorgegebenen Gleichstrommotor mit bekannter Polpaarzahl p2 und bekannter Strangzahl m die Genauigkeit, mit der die Verschiebung der Kommutierungszeitpunkte ein gehalten werden kann, sowie die untere Achsfrequenz fmec, bei der noch eine Verschiebung des Kommutierungszeit punktes um den gewünschten Wert stattfindet, durch die Wahl der freien Parameter n, fcl und a eingestellt werden.The predeterminable factor a also defines the ratio between the length of the predefinable delay interval and the time interval Tk between two commutation times firmly. As can be seen from the last equation, for a given DC motor with a known one Number of pole pairs p2 and known number of strands m the accuracy, with the shift in the commutation times can be maintained, as well as the lower axis frequency fmec, at which there is still a shift in commutation time point around the desired value, through which Choice of free parameters n, fcl and a can be set.

In einem Dimensionierungsbeispiel ergibt sich:A dimensioning example shows:

m = 3,
n = 8,
a = 2,
p2 = 2,
fcl = 200 kHz und
fmec = 32,55 Hz.m = 3,
n = 8,
a = 2,
p2 = 2,
fcl = 200 kHz and
fmec = 32.55 Hz.

Durch die bisher beschriebenen Maßnahmen wird im Betrieb des Gleichstrommotors und damit der Retardierungsschaltung in jedem Kommutierungsintervall, d. h. zwischen je zwei Kommutierungszeitpunkten und damit während des Zeitinter valls Tk, eine Anzahl x von Zählschritten ermittelt. Die erwünschte Verschiebung des Kommutierungszeitpunktes, d. h. das Verzögerungsintervall, wird dadurch gebildet, daß die ermittelte Anzahl x von Taktperioden abgezählt bzw. auf summiert wird. Der Kommutierungszeitpunkt wird um diese Anzahl x von Taktperioden verschoben. Da sich die Anzahl x mit der Achsfrequenz fmec des Rotors ändert, wird durch sie stets exakt der gewünschte Bürstenwinkel b einge stellt. Erst wenn bei niedrigen Achsfrequenzen fmec die Anzahl x den Zählbereich 2ⁿ des Binärzählers erreicht und damit bei einem weiteren Absinken der Achsfrequenz des Rotors, d. h. der Drehzahl des Gleichstrommotors, nicht weiter vergrößert werden kann, weicht der durch die Anzahl x vorgegebene Bürstenwinkel b vom gewünschten Wert ab.Through the measures described so far, a number x of counting steps is determined in the operation of the DC motor and thus the retardation circuit in each commutation interval, ie between two commutation times and thus during the time interval Tk. The desired shift in the commutation time, ie the delay interval, is formed by counting the number x of clock periods ascertained or summing them up. The commutation time is shifted by this number x of clock periods. Since the number x changes with the axis frequency fmec of the rotor, it always sets the desired brush angle b exactly. Only when the number x reaches the counting range 2 ^{n of} the binary counter at low axis frequencies fmec and therefore cannot be increased further with a further decrease in the axis frequency of the rotor, i.e. the speed of the DC motor, does the brush angle b predetermined by the number x deviate from the desired one Value.

Fig. 2 zeigt für das obige Dimensionierungsbeispiel den Verlauf des Drehmoments D des Gleichstrommotors über der Achsfrequenz fmec des Rotors. Im Drehzahl- bzw. Achs frequenzbereich unterhalb der durch die gestrichelte Linie angegebenen, durch die Anzahl der Stufen des gewählten Binärzählers vorgegebenen Achsfrequenz weicht das erreichte Drehmoment entsprechend der durch die durchge kreuzten Quadrate markierten Kurve von der theoretischen Drehmomentenkurve, markiert durch die leeren Quadrate, ab. In der Praxis kann diese in den Anlaufbereich des Gleich strommotors fallende Abweichung toleriert werden. Fig. 2 shows for the above example of dimensioning the shape of the torque D of the DC motor above the Achsfrequenz FMEC of the rotor. In the speed or axis frequency range below the axis frequency indicated by the dashed line and specified by the number of stages of the selected binary counter, the torque achieved deviates from the theoretical torque curve, marked by the empty squares, in accordance with the curve marked by the crossed squares . In practice, this deviation falling in the start-up range of the DC motor can be tolerated.

Das in Fig. 3 dargestellte Ausführungsbeispiel für eine Retardierungsschaltung 500 zum Durchführen der im vorstehenden beschriebenen Funktionsweisen umfaßt zwei Zählanordnungen 501 und 502, eine Ansteuerschaltung 503 sowie eine der Signalformung dienende Ausgangsstufe 504. Dabei dient die Ansteuerschaltung 503 der Zufuhr und Auf bereitung des Taktsignals der Frequenz fcl sowie eines Vergleichssignals si, das den Nulldurchgang der induzier ten Spannung EMK anzeigt. In den beiden Zählanord nungen 501, 502 werden wechselweise von Kommutierungs intervall zu Kommutierungsintervall Impulse der Frequenz fcl/a gezählt und die dabei erreichte Anzahl x der Zählschritte im nachfolgenden Kommutierungsintervall an Impulsen der Frequenz fcl abgezählt zur Bestimmung des Bürstenwinkels b. Jede der Zählanordnungen 501, 502 liefert somit wechselweise in jedem zweiten Kommutierungs intervall ein Signal zur um das Verzögerungsintervall verzögerten Kommutierung des Gleichstrommotors. Diese Signale werden in der Ausgangsstufe 504 zusammengefaßt.The exemplary embodiment shown in FIG. 3 for a retardation circuit 500 for performing the functions described above comprises two counting arrangements 501 and 502 , a control circuit 503 and an output stage 504 used for signal shaping . The control circuit 503 serves to supply and prepare the clock signal of the frequency fcl and a comparison signal si, which indicates the zero crossing of the induced voltage EMK. In the two counting arrangements 501 , 502 , pulses of frequency fcl / a are alternately counted from commutation interval to commutation interval, and the number x of the counting steps achieved in the subsequent commutation interval is counted with pulses of frequency fcl to determine the brush angle b. Each of the counting arrangements 501 , 502 thus alternately delivers a signal for commutation of the DC motor delayed by the delay interval in every second commutation interval. These signals are combined in the output stage 504 .

Zur Verwirklichung dieser Funktionsweise umfaßt die Ansteuerschaltung 503 einen Frequenzteiler 505, der das ihm an seinem Eingang 506 zugeführte Taktsignal der Frequenz fcl durch den vorgebbaren Faktor a teilt und ein entsprechend frequenzgeteiltes, impulsförmiges Signal der Frequenz fcl/a an seinem Ausgang 507 abgibt. Der Frequenz teiler 505 weist weiterhin einen Einstelleingang 508 auf, dem ein Signal zum Einstellen des Frequenzteilers 505 auf den vorgebbaren Faktor a zugeleitet wird.To implement this mode of operation, the control circuit 503 comprises a frequency divider 505 which divides the clock signal of the frequency fcl supplied to it at its input 506 by the predeterminable factor a and outputs a correspondingly frequency-divided, pulse-shaped signal of the frequency fcl / a at its output 507 . The frequency divider 505 also has a setting input 508 , to which a signal for setting the frequency divider 505 to the predeterminable factor a is fed.

Die Ansteuerschaltung 503 umfaßt weiterhin ein Flipflop 509, welches an seinem Ausgang 510 ein Betriebs artensignal f2 abgibt. Zur Erzeugung des Betriebsarten signals f2 werden der Retardierungsschaltung 500 über einen Schiebesignaleingang 511 ein Schiebesignal sh und über einen Vergleichssignaleingang 512 ein Vergleichs signal si zugeführt. Dabei ist das Schiebsignal sh das jenige Signal, durch welches die Kommutierung des Gleich strommotors im Kommutierungszeitpunkt fortgeschaltet wird, und das Vergleichssignal si wird aus einer Exclusiv-Oder- Verknüpfung eines von Kommutierungsintervall zu Kommu tierungsintervall seinen Pegel wechselnden Soll-Phasen signals sui mit einem Signal iui gebildet. Dabei gibt das Signal iui an, ob eine berechnete Meßspannung ui, die aus der im Gleichstrommotor induzierten Spannung EMK abge leitet wird, eine Referenzspannung über- bzw. unter schreitet. Ein Verfahren und eine Schaltungsanordnung zur Gewinnung des Vergleichssignals si und des Schiebe signals sh ist im übrigen aus der DE 36 02 227 A1 bekannt, auf deren Offenbarung hiermit ausdrücklich Bezug genommen wird.The control circuit 503 further comprises a flip-flop 509 , which outputs an operating mode signal f2 at its output 510 . To generate the operating mode signal f2, the retardation circuit 500 is supplied with a shift signal sh via a shift signal input 511 and a comparison signal si via a comparison signal input 512 . The shift signal sh is the signal by which the commutation of the direct current motor is advanced at the time of commutation, and the comparison signal si is from an exclusive-OR combination of a level-changing desired-phase signal sui from commutation interval to commutation interval with a signal iui formed. The signal iui indicates whether a calculated measurement voltage ui, which is derived from the voltage EMK induced in the DC motor, exceeds or falls below a reference voltage. A method and a circuit arrangement for obtaining the comparison signal si and the shift signal sh is also known from DE 36 02 227 A1, the disclosure of which is hereby expressly incorporated by reference.

Das Schiebesignal sh wird über den Schiebesignalein gang 511 einem Inverter 513 zugeleitet und das durch diesen Inverter 513 aus dem Schiebesignal sh gebildete, invertierte Schiebesignal td einem ersten Eingang eines Und-Gatters 514 zugeführt. Ein zweiter Eingang des Und- Gatters 514 ist unmittelbar mit dem Vergleichssignalein gang 512 verbunden und erhält über diesen das Vergleichs signal si. Im Und-Gatter 514 werden somit das invertierte Schiebesignal td und das Vergleichssignal si zu einem Umschaltsignal sid verknüpft, welches vom Ausgang 515 des Und-Gatters 514 abgegeben und einem Schalteingang 516 des Flipflops 509 zugeleitet wird.The shift signal sh is fed via the shift signal input 511 to an inverter 513 and the inverted shift signal td formed by this inverter 513 from the shift signal sh is fed to a first input of an AND gate 514 . A second input of the AND gate 514 is directly connected to the comparison signal input 512 and receives the comparison signal si via this. In the AND gate 514 , the inverted shift signal td and the comparison signal si are thus combined to form a switchover signal sid, which is emitted by the output 515 of the AND gate 514 and fed to a switching input 516 of the flip-flop 509 .

Fig. 4 zeigt zur Erläuterung der Funktionsweise der Retardierungsschaltung 500 nach Fig. 3 einige über der Zeit t aufgetragene Signalverläufe. Darin sind zuoberst das Signal iui sowie das Vergleichssignal si in der aus der DE 36 02 227 A1 bekannten Form wiedergegeben, ebenso das invertierte Schiebesignal td sowie das aus diesem sowie dem Vergleichssignal si abgeleitete Umschalt signal sid. Bei jeder ansteigenden Flanke des Umschalt signals sid wird das Flipflop 509 umgeschaltet, so daß das Betriebsartensignal f2 seinen Pegel verändert. Dies erfolgt zu den mit tn bezeichneten Zeitpunkten, zu denen das Signal iui abgeleitet aus der berechneten Meß spannung ui einen Nulldurchgang der induzierten Spannung EMK anzeigt. FIG. 4 shows some signal curves plotted over time t to explain the mode of operation of the retardation circuit 500 according to FIG. 3. It shows the signal iui and the comparison signal si in the form known from DE 36 02 227 A1, as well as the inverted shift signal td and the switchover signal sid derived from this and the comparison signal si. The flip-flop 509 is switched on each rising edge of the switching signal sid, so that the operating mode signal f2 changes its level. This takes place at the times designated tn, at which the signal iui derived from the calculated measurement voltage ui indicates a zero crossing of the induced voltage EMK.

Das Betriebsartensignal f2 wird über einen weiteren Inverter 517 invertiert. Das Taktsignal der Frequenz fcl wird der Retardierungsschaltung 500 über einen Taktsignal eingang 518 zugeführt. Insgesamt stellt somit die Ansteuerschaltung 503 zur Ansteuerung der Zählanord nungen 501, 502 die folgenden Signale zur Verfügung:The operating mode signal f2 is inverted via a further inverter 517 . The clock signal of frequency fcl is supplied to the retardation circuit 500 via a clock signal input 518 . Overall, the control circuit 503 for controlling the counting arrangements 501 , 502 thus provides the following signals:

- The clock signal of frequency fcl via the clock signal input 518 ,
the frequency signal divided by the predeterminable factor a with the frequency fcl / a, the period duration of which thus speaks to a multiple of the clock period 1 / fcl of the clock signal determined by the predefinable factor a, via the output 507 of the frequency part 505 ,
- The mode signal f2 via the output 510 of the flip-flop 509 and
- The inverted operating mode signal at the output 519 of the inverter 517 .

Das Taktsignal der Frequenz fcl sowie das impulsförmige Signal der Frequenz fcl/a sind ebenfalls in Fig. 4 über Zeit t aufgetragen.The clock signal of frequency fcl and the pulse-shaped signal of frequency fcl / a are also plotted in FIG. 4 over time t.

Die beiden von der Retardierungsschaltung 500 umfaßten Zählanordnungen 501, 502 sind identisch aufgebaut und werden deshalb im folgenden anhand der ersten Zählanord nung 501 beschrieben. Die Einzelheiten und Merkmale der zweiten Zählanordnung 502 sind, soweit nichts anderes vermerkt ist, mit denen der ersten Zählanordnung 501 identisch. Ihre zugehörigen Bezugszeichen ergeben sich aus den für die erste Zählanordnung benutzten Bezugszeichen durch jeweiliges Addieren der Zahl 30.The two counting arrangements 501 , 502 comprised by the retardation circuit 500 are constructed identically and are therefore described below with reference to the first counting arrangement 501 . Unless otherwise stated, the details and features of the second counting arrangement 502 are identical to those of the first counting arrangement 501 . Their associated reference symbols result from the reference symbols used for the first counting arrangement by adding the number 30 in each case.

Die erste Zählanordnung 501 umfaßt einen Binärzähler 520 mit n Stufen. Ein erstes Und-Gatter 521 ist mit seinem ersten Eingang 522 mit einem ersten Ausgang 523 des Binär zählers 520 verbunden, an dem ein Signal b11 abgegeben wird. Ein zweiter Eingang 524 des ersten Und-Gatters 521 ist mit dem Ausgang 507 des Frequenzteilers 505 verbunden.The first counting arrangement 501 comprises a binary counter 520 with n levels. A first AND gate 521 is connected with its first input 522 to a first output 523 of the binary counter 520 , at which a signal b11 is output. A second input 524 of the first AND gate 521 is connected to the output 507 of the frequency divider 505 .

Ein zweites Und-Gatter 525 der ersten Zählanordnung 501 ist mit seinem ersten Eingang 526 an einen zweiten Ausgang 527 des Binärzählers 520 angeschlossen, an dem der Binärzähler 520 ein Signal b21 abgibt. Ein zweiter Eingang 528 des zweiten Und-Gatters 525 ist mit dem Takt signaleingang der Retardierungsschaltung 500 verbunden.A second AND gate 525 of the first counting arrangement 501 has its first input 526 connected to a second output 527 of the binary counter 520 , at which the binary counter 520 outputs a signal b21. A second input 528 of the second AND gate 525 is connected to the clock signal input of the retardation circuit 500 .

Das erste Und-Gatter 521 ist mit seinem Ausgang 529 mit einem ersten Eingang 530 eines ersten Oder-Gatters 531 verbunden, dessen zweitem Eingang 532 das invertierte Betriebsartensignal f2 vom Ausgang 519 des Inverters 517 zugeleitet wird. Das erste Oder-Gatter 531 ist mit seinem Ausgang 533 an einen Vorwärtszähleingang 534 des Binär zählers 520 angeschlossen.The first AND gate 521 is connected to its output 529 to a first input 530 of a first OR gate 531, whose second input 532 the inverted mode signal f2 is supplied from the output 519 of the inverter 517th The first OR gate 531 is connected with its output 533 to an up-count input 534 of the binary counter 520 .

Vom Ausgang 535 des zweiten Und-Gatters 525 führt eine Verbindung auf einen ersten Eingang 536 eines zweiten Oder-Gatters 537, dessen zweiter Eingang 538 mit dem Aus gang 510 des Flipflops 509 zum Zuführen des Betriebsarten signals f2 verbunden ist und dessen Ausgang 539 an einen Rückwärtszähleingang 540 des Binärzählers 520 führt.From the output 535 of the second AND gate 525 leads to a first input 536 of a second OR gate 537 , the second input 538 of which is connected to the output 510 of the flip-flop 509 for supplying the operating mode signal f2 and its output 539 to one Down counter input 540 of binary counter 520 leads.

Die erste Zählanordnung 501 umfaßt außerdem eine mono stabile Kippschaltung 541, deren Eingang 542 mit dem Ausgang 510 des Flipflops 509 und deren Ausgang 543 mit einem Rücksetzeingang 544 des Binärzählers 520 verbunden ist.The first counting arrangement 501 also comprises a monostable multivibrator 541 , the input 542 of which is connected to the output 510 of the flip-flop 509 and the output 543 of which is connected to a reset input 544 of the binary counter 520 .

Wie bereits erwähnt stimmt der Aufbau der zweiten Zähl anordnung 502 mit demjenigen der ersten Zählanordnung 501 überein, wobei einander identische Konstruktionsmerkmale in der zweiten Zählanordnung 502 mit Bezugszeichen versehen sind, die gegenüber den Bezugszeichen der ent sprechenden Merkmale der ersten Zählanordnung 501 um je 30 erhöht worden sind. Beispielsweise enthält die zweite Zählanordnung 502 einen Binärzähler 550, der dem Binär zähler 520 der ersten Zählanordnung 501 exakt gleicht, usw . . Dabei wird am ersten Ausgang 553 des Binär zählers 550 ein Signal b12 abgegeben, am zweiten Aus gang 557 des Binärzählers 550 ein Signal b22. Das Signal b12 entspricht dabei in seiner Funktion und Wirkungsweise dem Signal b11, das Signal b22 dem Signal b21.As already mentioned, the structure of the second counting arrangement 502 is the same as that of the first counting arrangement 501 , identical design features in the second counting arrangement 502 being provided with reference numerals which have been increased by 30 each compared to the reference numerals of the corresponding features of the first counting arrangement 501 are. For example, the second counter arrangement 502 contains a binary counter 550 , which exactly corresponds to the binary counter 520 of the first counter arrangement 501 , etc. . In this case, a signal b12 is emitted at the first output 553 of the binary counter 550, and a signal b22 is output at the second output 557 of the binary counter 550 . The function and mode of operation of signal b12 correspond to signal b11, and signal b22 corresponds to signal b21.

Die Funktionsweise der Zählanordnungen wird jetzt am Beispiel der ersten Zählanordnung 501 erläutert. Zur Ansteuerung aus der Ansteuerschaltung 503 ist die erste Zählanordnung 501 mit dem zweiten Eingang 524 des ersten Und-Gatters 521 an den Ausgang 507 des Frequenz teilers 505, mit dem zweiten Eingang 528 des zweiten Und- Gatters 525 an den Taktsignaleingang 518, mit dem zweiten Eingang 532 des ersten Oder-Gatters 53 an den Ausgang 519 des Inverters 517 und mit dem zweiten Eingang 538 des zweiten Oder-Gatters 537 an den Ausgang 510 des Flipflops 509 angeschlossen. Der Eingang 542 der mono stabilen Kippschaltung 541 ist mit dem Ausgang 510 des Flipflops 509 verbunden.The operation of the counting arrangements is now explained using the example of the first counting arrangement 501 . For control from the control circuit 503 , the first counting arrangement 501 with the second input 524 of the first AND gate 521 to the output 507 of the frequency divider 505 , with the second input 528 of the second AND gate 525 to the clock signal input 518 , with the second Input 532 of the first OR gate 53 is connected to the output 519 of the inverter 517 and with the second input 538 of the second OR gate 537 to the output 510 of the flip-flop 509 . The input 542 of the monostable multivibrator 541 is connected to the output 510 of the flip-flop 509 .

Über den zweiten Eingang 524 des ersten Und-Gatters 521 werden der ersten Zählanordnung 501 kontinuierlich Impulse der Frequenz fcl/a vom Ausgang 507 des Frequenzteilers 505 und werden entsprechend über den zweiten Eingang 528 des zweiten Und-Gatters 525 vom Taktsignaleingang 518 Impulse der Frequenz fcl zugeführt. Die Impulse der Frequenz fcl/a werden nach Maßgabe der Steuerung des ersten Und- Gatters 521 und des ersten Oder-Gatters 531 dem Vorwärts zähleingang 534 des Binärzählers 520 zugeleitet, wohin gegen die Impulse der Frequenz fcl nach Maßgabe der Steuerung des zweiten Und-Gatters 525 und des zweiten Oder-Gatters 537 an den Rückwärtszähleingang 540 des Binärzählers 520 gelangen. Der Binärzähler 520 wird somit durch Impulse der Frequenz fcl/a aufwärts und durch Impulse der Frequenz fcl abwärts gezählt. Ein Zählzyklus, der ein Zeitintervall zum Vorwärts zählen und ein Zeitintervall zum Rückwärtszählen umfaßt, beginnt mit dem Nulldurchgang der induzierten Spannung EMK zum Zeitpunkt tn, an dem das Vergleichssignal si von niedrigem zu hohem Pegel wechselt. Entsprechend wechselt das Umschaltsignal sid von niedrigem zu hohem Pegel, durch welche Umschaltflanke das Flipflop 509 über seinen Schalteingang 516 umgeschaltet wird, so daß das Betriebsartensignal f2 seinen Pegel wechselt. Derartige Verhältnisse sind beispielsweise gegeben an dem ersten, in der Fig. 4 mit tn bezeichneten Zeitpunkt. Dort wechselt das Betriebsartensignal f2 von niedrigem zu hohem Pegel. Durch die ansteigende Flanke des Betriebsartensignals f2 am Eingang 542 wird die monostabile Kippschaltung 541 zur Abgabe eines Rücksetzimpulses MR an ihrem Ausgang 543 veranlaßt. Dieser Rücksetzimpuls MR, ebenfalls in Fig. 4 eingezeichnet, setzt über den Rücksetzeingang 544 den Binärzähler 520 in eine Grundstellung zurück.Via the second input 524 of the first AND gate 521 , the first counting arrangement 501 continuously receives pulses of the frequency fcl / a from the output 507 of the frequency divider 505 and correspondingly via the second input 528 of the second AND gate 525 from the clock signal input 518 pulses of the frequency fcl fed. The pulses of the frequency fcl / a are fed to the up-count input 534 of the binary counter 520 in accordance with the control of the first AND gate 521 and the first OR gate 531, whereas against the pulses of the frequency fcl in accordance with the control of the second AND gate 525 and the second OR gate 537 to the countdown input 540 of the binary counter 520 . The binary counter 520 is thus counted up by pulses of the frequency fcl / a and downwards by pulses of the frequency fcl. A counting cycle, which includes a time interval for counting up and a time interval for counting down, begins with the zero crossing of the induced voltage EMK at the time tn, at which the comparison signal si changes from low to high level. Correspondingly, the switching signal sid changes from low to high level, by means of which switching edge the flip-flop 509 is switched via its switching input 516 , so that the operating mode signal f2 changes its level. Such conditions exist, for example, at the first point in time, designated tn in FIG. 4. There the operating mode signal f2 changes from low to high level. The rising edge of the operating mode signal f2 at the input 542 causes the monostable multivibrator 541 to emit a reset pulse MR at its output 543 . This reset pulse MR, also shown in FIG. 4, resets the binary counter 520 into a basic position via the reset input 544 .

Solange das Betriebsartensignal f2 seinen hohen Pegel beibehält und damit der Inverter 517 an seinem Ausgang 519 einen niedrigen Pegel abgibt, wird über das erste Oder- Gatter 531 die Zufuhr von Impulsen zum Vorwärtszählein gang 534 freigegeben und gleichzeitig die Zufuhr von Impulsen zum Rückwärtszähleingang 540 über das zweite Oder-Gatter 537 unterbunden. Das Signal b11 am ersten Ausgang 523 des Binärzählers 520 weist im Grundzustand des Binärzählers 520 einen hohen Pegel auf, wohingegen das Signal b21 am zweiten Ausgang 527 des Binärzählers 520 in dessen Grundzustand einen niedrigen Pegel annimmt, aller dings bei Übergang des Binärzählers 520 in einen anderen als seinen Grundzustand sofort auf einen hohen Pegel über wechselt. Insgesamt ist daher im beschriebenen Zustand die Zufuhr von Impulsen der Frequenz fcl/a zum Vorwärtszähl eingang 534 freigegeben, wohingegen die Zufuhr von Impulsen der Frequenz fcl zum Rückwärtszähleingang 540 gesperrt ist.As long as the mode signal f2 maintains its high level and thus the inverter 517 outputs a low level at its output 519 , the supply of pulses to the up-counting input 534 is enabled via the first OR gate 531 and at the same time the supply of pulses to the down-counting input 540 via the second OR gate 537 prevented. The signal b11 at the first output 523 of the binary counter 520 has a high level in the basic state of the binary counter 520 , whereas the signal b21 at the second output 527 of the binary counter 520 assumes a low level in its basic state, however, when the binary counter 520 changes to another than its basic state immediately changes to a high level. Overall, therefore, the supply of pulses of frequency fcl / a to the up-count input 534 is enabled in the described state, whereas the supply of pulses of frequency fcl to the down-count input 540 is blocked.

Durch die Impulse der Frequenz fcl/a wird nun der Binär zähler 520 aufwärts gezählt. Dieser Zählvorgang wird so lange fortgesetzt, wie die Signale b11, b21 oder f2 und damit die logischen Bedingungen für die Zufuhr von Zähl impulsen unverändert bleiben. Im Regelbereich, in dem die Retardierungsschaltung das Verzögerungsintervall drehzahl unabhängig exakt bestimmt, wird bis zum folgenden Null durchgang tn der induzierten Spannung EMK der höchste Stand 2ⁿ des Binärzählers 520 nicht erreicht. Vielmehr erreicht der Binärzähler 520 zu diesem nächsten Zeit punkt tn einen Zählerstand x, d. h. er führt bis zu diesem Zeitpunkt tn, also innerhalb eines Kommutierungsinter valls, eine Anzahl x von Zählschritten durch, die kleiner ist als 2ⁿ. Zu diesem Zeitpunkt tn wird durch die nächste, ansteigende Flanke des Umschalsignals sid das Flipflop 509 umgeschaltet, und das Betriebsartensignal f2 nimmt wieder einen niedrigen Pegel an. Entsprechend wechselt das Signal am Ausgang 519 des Inverters 517, also das invertierte Betriebsartensignal, auf hohen Pegel. Die abfallende Flanke des Betriebsartensignals f2 erzeugt jedoch in der monostabilen Kippschaltung 541 keinen Rücksetzimpuls, so daß der Zählerstand x des Binärzählers 520 erhalten bleibt. Durch die Änderung des Betriebsartensignals f2 wird jetzt jedoch die Zufuhr von Zählimpulsen zum Vorwärtszähleingang 534 durch das erste Oder-Gatter 531 unterbrochen, aber die Zufuhr von Zählimpulsen zum Rückwärtszähleingang 540 durch das zweite Oder-Gatter 537 freigegeben. Da sich der Binärzähler 520 nicht mehr im Grundzustand befindet, weist das Signal b21 am Ausgang 527 einen hohen Pegel auf, durch den über das zweite Und- Gatter 525 die Zufuhr von Zählimpulsen der Frequenz fcl vom Taktsignaleingang 518 her freigegeben wird. Im folgenden zählt somit der Binärzähler 520 die Impulse der Frequenz fcl, d. h. die Impulse des Taktsignals vom Takt signaleingang 518, rückwärts, bis er wiederum seinen Grundzustand erreicht hat.The binary counter 520 is now counted up by the pulses of the frequency fcl / a. This counting process continues as long as the signals b11, b21 or f2 and thus the logical conditions for the supply of counting pulses remain unchanged. In the control range in which the retardation circuit determines the delay interval speed exactly independently, the highest level 2 ^{n of} the binary counter 520 is not reached until the following zero crossing tn of the induced voltage EMK. Rather, the binary counter 520 reaches a counter reading x at this next point in time tn, ie it carries out a number x of counting steps up to this point in time tn, that is to say within a commutation interval, which is less than 2 ⁿ . At this time tn, the flip-flop 509 is switched by the next rising edge of the switching signal sid, and the operating mode signal f2 assumes a low level again. Accordingly, the signal at the output 519 of the inverter 517 , that is, the inverted operating mode signal, changes to a high level. However, the falling edge of the operating mode signal f2 does not generate a reset pulse in the monostable multivibrator 541 , so that the count x of the binary counter 520 is retained. By changing the mode signal f2, however, the supply of counts to the up-count input 534 by the first OR gate 531 is now interrupted, but the supply of counts to the down-count input 540 by the second OR gate 537 is released. Since the binary counter 520 is no longer in the basic state, the signal b21 at the output 527 has a high level, by means of which the supply of counting pulses of the frequency fcl from the clock signal input 518 is enabled via the second AND gate 525 . In the following, the binary counter 520 counts down the pulses of the frequency fcl, ie the pulses of the clock signal from the clock signal input 518 , until it has again reached its basic state.

Bei Erreichen des Grundzustandes wechselt das Signal b21 vom Ausgang 527 auf niedrigen Pegel, wodurch über das zweite Und-Gatter 525 die weitere Zufuhr von Impulsen der Frequenz fcl zum Rückwärtszähleingang 540 des Binär zählers 520 gesperrt wird. Der Binärzähler 520 verharrt damit in Grundstellung, bis sich der Pegel des Betriebs artensignals f2 im nächsten Nulldurchgang tn der indu zierten Spannung EMK wieder ändert und damit die Freigabe der Zählimpulse durch die Oder-Gatter 531, 537 umge schaltet wird. Der Zeitpunkt, zu dem der Binärzähler 520 beim Rückwärtszählen seinen Grundzustand erreicht, d. h. zu dem das Signal b21 auf niedrigen Pegel wechselt, ist im Diagramm der Fig. 4 mit ts angegeben. Dieser Zeitpunkt ts ist gegenüber dem voraufgehenden Zeitpunkt tn, d. h. dem voraufgehenden Nulldurchgang der induzierten Spannung EMK, um die Zeit x/fcl verschoben. Zum Zeitpunkt ts tritt im Signal b21 eine abfallende Flanke auf, die an einen ersten Eingang 581 eines von der Ausgangsstufe 504 umfaßten Nand- Gatters 580 geleitet wird. Wie im nachfolgenden noch erläutert werden wird, liegt zu diesem Zeitpunkt am zweiten Eingang 582 des Nand-Gatters 580 ein Signal mit hohem Pegel (Signal b22) an, so daß zum Zeitpunkt ts am Ausgang 583 des Nand-Gatters 580 eine ansteigende Signal flanke auftritt. Diese wird einem Eingang 584 einer von der Ausgangsstufe 504 umfaßten, monostabilen Kippstufe 585 zugeleitet und löst darin die Erzeugung eines kurzen Impulses am Ausgang 586 aus. Dieser Impuls wird als verzögertes Vergleichssignal shv von der Ausgangsstufe 504 und damit der Retardierungsschaltung 500 abgegeben. Wie aus der DE 36 02 227 A1 bekannt und nachfolgend noch näher erläutert, wird das verzögerte Vergleichssignal shv unmittelbar zum Auslösen des Schiebesignals sh verwendet, durch welches wiederum die Kommutierung bewirkt wird. Der Zeitpunkt ts ist daher der Kommutierungszeitpunkt, das Zeitintervall zwischen einem der Zeitpunkte tn nach Fig. 4 und dem unmittelbar darauf folgenden Zeitpunkt ts ist das Verzögerungsintervall, um das der Kommutierungszeitpunkt gegenüber dem Nulldurchgang tn der induzierten Spannung EMK verschoben ist. Die Länge dieses Verzögerungsintervalls beträgt x/fcl. Zur Andeutung der Kommutierung ist in Fig. 4 noch das aus der DE 36 02 227 A1 bekannte Soll-Phasensignal sui aufge tragen, das zu jedem Zeitpunkt ts seinen Pegel ändert.When the basic state is reached, the signal b21 changes from the output 527 to a low level, as a result of which the further supply of pulses of the frequency fcl to the countdown input 540 of the binary counter 520 is blocked via the second AND gate 525 . The binary counter 520 thus remains in the basic position until the level of the operating mode signal f2 changes again in the next zero crossing tn of the induced voltage EMK and thus the release of the counting pulses is switched by the OR gates 531 , 537 . The point in time at which the binary counter 520 reaches its basic state during downward counting, ie at which the signal b21 changes to a low level, is indicated by ts in the diagram in FIG. 4. This time ts is shifted by the time x / fcl from the previous time tn, ie the previous zero crossing of the induced voltage EMK. At time ts, a falling edge occurs in signal b21, which is passed to a first input 581 of a Nand gate 580 comprised by output stage 504 . As will be explained in the following, a signal with a high level (signal b22) is present at the second input 582 of the nand gate 580 , so that an increasing signal edge occurs at the time 58 at the output 583 of the nand gate 580 . This is fed to an input 584 of a monostable multivibrator 585 comprised by the output stage 504 and triggers the generation of a short pulse at the output 586 therein. This pulse is output as a delayed comparison signal shv from the output stage 504 and thus the retardation circuit 500 . As known from DE 36 02 227 A1 and explained in more detail below, the delayed comparison signal shv is used directly to trigger the shift signal sh, which in turn effects the commutation. The time ts is therefore the commutation time, the time interval between one of the times tn according to FIG. 4 and the immediately following time ts is the delay interval by which the commutation time is shifted from the zero crossing tn of the induced voltage EMK. The length of this delay interval is x / fcl. To indicate the commutation, the desired phase signal sui known from DE 36 02 227 A1 is shown in FIG. 4, which changes its level at any time ts.

Eine Abwandlung der Schaltungsanordnung und damit deren Funktion kann erreicht werden, wenn das Signal b21 vom zweiten Ausgang 527 des Binärzählers 520 nicht in dessen Grundzustand, sondern in einem anderen Zählzustand einen niedrigen Pegel annimmt. Damit kann das Verzögerungsinter vall additiv oder subtraktiv um ein festes Vielfaches der Taktperiode 1/fcl verändert werden, mit entsprechender Konsequenz für die Kommutierungszeitpunkte.A modification of the circuit arrangement and thus its function can be achieved if the signal b21 from the second output 527 of the binary counter 520 does not assume a low level in its basic state but in another counting state. The delay interval can thus be changed additively or subtractively by a fixed multiple of the clock period 1 / fcl, with a corresponding consequence for the commutation times.

Die bisherigen Funktionsbeschreibungen beziehen sich, wie oben angedeutet, auf den Regelfall, in dem der von dem Binärzähler 520 erreichte Zählerstand x dessen maximalen Zählbereich 2ⁿ nicht erreicht und in dem demzufolge der Bürstenwinkel b drehzahlunabhängig ist. Der maximal erreichte Zählerstand x, d. h. die Anzahl x der Zähl schritte des Binärzählers 520 zwischen zwei Kommutierungs zeitpunkten, ist dann umgekehrt proportional der Achs frequenz fmec. Bei Verringern der Drehzahl erhöht sich somit die Anzahl x der Zählschritte. Erreicht sie einen bestimmten Wert, beispielsweise 2ⁿ, wird über den ersten Ausgang 523 des Binärzählers 520 das bis dahin auf hohem Pegel befindliche Signal b11 auf niedrigen Pegel umge schaltet und damit die Zufuhr weiterer Zählimpulse zum Vorwärtszähleingang 534 über das erste Und-Gatter 521 unterbrochen. In diesem Drehzahlbereich gilt, wenn das Signal b11 erst beim Zählerstand 2ⁿ umgeschaltet wird:The previous function descriptions, as indicated above, relate to the rule in which the counter reading x reached by the binary counter 520 does not reach its maximum counting range 2 ⁿ and in which the brush angle b is therefore independent of the speed. The maximum counter reading x reached, ie the number x of the counting steps of the binary counter 520 between two commutation times, is then inversely proportional to the axis frequency fmec. When the speed is reduced, the number x of counting steps increases. If it reaches a certain value, for example 2 ⁿ , the signal b11, which was previously at a high level, is switched to a low level via the first output 523 of the binary counter 520 and the supply of further counting pulses to the up-counting input 534 via the first AND gate 521 is thus interrupted . The following applies in this speed range if signal b11 is only switched over at counter 2 ⁿ :

2ⁿ·a/fcl1/(p2·fmec·2·m).2 ⁿ · a / FCL1 / (p2 · FMEC · 2 · m).

Nach Erreichen des Zählerzustandes, in dem das Signal b11 seinen Pegel wechselt, bleibt der Binärzähler 520 bis zum nachfolgenden Zeitpunkt tn in unverändertem Zustand und zählt danach wie beschrieben rückwärts.After reaching the counter state in which the signal b11 changes its level, the binary counter 520 remains in the unchanged state until the subsequent time tn and then counts down as described.

Die Funktionsweise der zweiten Zählanordnung 502 gleicht bis auf einige kleine Abweichungen völlig derjenigen der ersten Zählanordnung 501. Da die zweiten Eingänge 554 bzw. 558 der Und-Gatter 551 bzw. 555 in gleicher Weise an den Ausgang 507 bzw. den Taktsignaleingang 518 angeschlossen sind, werden die Impulse der Frequenzen fcl bzw. fcl/a in gleicher Weise wie bei der ersten Zählanordnung 501 jetzt dem Vorwärtszähleingang 564 bzw. dem Rückwärtszählein gang 570 des Binärzählers 550 zugeführt. Die Erzeugung der Signale b12 und b22 an den Ausgängen 553 bzw. 557 des Binärzählers 550 entspricht völlig derjenigen der Signale b11 bzw. b21. lediglich die Zufuhr des Betriebs artensignals f2 und dessen invertierter Form ist gegenüber der ersten Zählanordnung 501 bei der zweiten Zählanord nung 502 an deren entsprechenden Stellen vertauscht. Dadurch erfolgt das Aufwärtszählen des Binärzählers 550 der zweiten Zählanordnung in einem Kommutierungsintervall, in dem der Binärzähler 520 der ersten Zählanordnung 501 abwärts zählt und umgekehrt. Damit liefern die Zählanord nungen 501, 502 jede in jedem zweiten Kommutierungsinter vall über die Signale b21 bzw. b22 wechselweise den Anstoß zur Erzeugung eines verzögerten Vergleichssignals shv und damit den Anstoß zur Kommutierung.The mode of operation of the second counting arrangement 502 is identical to that of the first counting arrangement 501 except for a few minor deviations. Since the second inputs 554 and 558 of the AND gates 551 and 555 are connected in the same way to the output 507 and the clock signal input 518 , the pulses of the frequencies fcl and fcl / a become the same as in the first counting arrangement 501 is now fed to the up-counter input 564 or the down-counter input 570 of the binary counter 550 . The generation of the signals b12 and b22 at the outputs 553 and 557 of the binary counter 550 corresponds completely to that of the signals b11 and b21. only the supply of the operating mode signal f2 and its inverted form is reversed in relation to the first counting arrangement 501 in the second counting arrangement 502 at its corresponding locations. As a result, the binary counter 550 of the second counting arrangement is counted up in a commutation interval in which the binary counter 520 of the first counting arrangement 501 counts down and vice versa. In this way, the counting arrangements 501 , 502 each alternately provide the impulse for generating a delayed comparison signal shv and thus the impulse for commutation in every second commutation interval via the signals b21 and b22.

Fig. 5 zeigt das Blockschaltbild einer Steuerschaltung zur Kommutierung eines kollektorlosen Gleichstrommotors, wie sie aus der DE 36 02 227 A1 bekannt ist, mit Einsatz und in Abwandlung durch die erfindungsgemäße Retardierungs schaltung 500. Die in Fig. 5 dargestellten Schaltungsteile und Baugruppen sind mit den im vorstehenden verwendeten Bezugszeichen sowie den Bezugszeichen aus der DE 36 02 227 Al versehen, worauf zur Vermeidung von Wiederholungen Bezug genommen wird. Die erfindungsgemäße Retardierungsschaltung 500 ist in den das Vergleichs signal si führenden Signalpfad eingefügt, d. h., daß der Ausgang 85 der Positionsmeßschaltung 3 mit dem Vergleichs signaleingang 512 der Retardierungsschaltung 500 verbunden ist, und daß der Ausgang 586 der monostabilen Kippstufe 585 in der Retardierungsschaltung 500 mit der Leitung verbunden ist, die in der Verzögerungsschaltung 4 aus der DE 36 02 227 A1 mit dem Ausgang 121 des dortigen Und- Gatters 119 verbunden ist. Die Verzögerungsschaltung 4 in der durch die vorliegende Erfindung abgewandelten Form entspricht bis auf das Und-Gatter 119 der bekannten Verzögerungsschaltung; das Und-Gatter 119 aus der bekannten Verzögerungsschaltung 4 entspricht dabei zumindest weitgehend der Kombination des Inverters 513 und des Und-Gatters 514, wobei entsprechend dem Schiebesignal eingang 511 der Retardierungsschaltung 500 das Schiebe signal sh vom Ausgang 117 des Oder-Gatters 116 der Verzögerungsschaltung 4 zugeleitet wird. Fig. 5 shows the block diagram of a control circuit for commutating a collectorless DC motor, as is known from DE 36 02 227 A1, with use and in a modification by the retardation circuit 500 according to the invention. The circuit parts and assemblies shown in FIG. 5 are provided with the reference symbols used above and the reference symbols from DE 36 02 227 A1, to which reference is made to avoid repetition. The Retardierungsschaltung invention 500 is inserted in which the comparison signal si leading signal path, that is, the output 85 of the position sensing circuit 3 and the comparison signal input 512 of the Retardierungsschaltung is connected to 500, and that the output 586 of the monostable multivibrator 585 in the Retardierungsschaltung 500 with the Line is connected, which is connected in the delay circuit 4 from DE 36 02 227 A1 to the output 121 of the AND gate 119 there. The delay circuit 4 in the form modified by the present invention corresponds to the known delay circuit except for the AND gate 119 ; the AND gate 119 from the known delay circuit 4 corresponds at least largely to the combination of the inverter 513 and the AND gate 514 , the shift signal sh from the output 117 of the OR gate 116 of the delay circuit 4 corresponding to the shift signal input 511 of the retardation circuit 500 is forwarded.

In einem Dimensionierungsbeispiel der Steuerschaltung nach Fig. 5, die für einen Dreiphasenmotor ausgelegt ist, wird der Bürstenwinkel b um 30° verschoben, die Strangzahl m beträgt 3 und der vorgebbare Faktor a ergibt sich zu 2.In a dimensioning example of the control circuit according to FIG. 5, which is designed for a three-phase motor, the brush angle b is shifted by 30 °, the number of strands m is 3 and the predeterminable factor a results in 2.

Durch die Erfindung ist es auch möglich, den elek tronischen Kommutator, beispielsweise gemäß DE 36 02 227 A1, als Stellglied zu nutzen. Durch ent sprechende Ausgestaltungen der Retardierungsschaltung kann nicht nur der Bürstenwinkel b der Ankerspannung verschoben werden, sondern auch der Einschaltwinkel der Ankerspannung um die Bürstenbreite verlängert werden. Auch das Über lappen der Spannungsbeaufschlagung einzelner Phasen ist möglich. Durch dieses Überlappen der Kommutierungs spannungen kann das Drehmoment bzw. kann die Steilheit der Drehmoment-Drehzahlkennlinie verändert und damit der Gleichlauf des Motors beeinflußt werden.With the invention it is also possible to the elek tronic commutator, for example according to DE 36 02 227 A1 to use as an actuator. By ent speaking designs of the retardation circuit can not only the brush angle b of the armature voltage shifted but also the switch-on angle of the armature voltage be extended by the brush width. Also about lapping the voltage applied to individual phases possible. By this overlap of the commutation The torque or the steepness of the Torque-speed characteristic changed and thus the Synchronism of the motor can be influenced.

Claims

1.Circuit arrangement for commutating a collector-less DC motor with at least two windings, in which the commutation of the motor current from one winding to the next winding in the direction of movement of the DC motor is caused by reaching a reference voltage by a voltage induced in the DC motor (EMF), characterized by a Retarding circuit ( 500 ) for shifting the commutation point in time (ts) by a predetermined delay interval compared to the zero crossing (tn) of the induced voltage (EMF), the length of the delay interval being one of a number (x) of period lengths (1 / fcl) The speed (fmec) of the DC motor-independent clock signal (clock periods) can be determined, which number (x) is derived from the ratio of the time interval (Tk) between two commutation times (ts) to a predefinable multiple (a) of the clock period (1 / fcl).

2. Circuit arrangement according to claim 1 in combination with a control circuit for commutating a collector Toreless DC motor with a permanent magnetic Runner or stand of any number of pole pairs (p2) and one assigned stand or rotor with at least two Windings that form a multiphase system that on the The minus and / or plus pole of a voltage source can be switched and in which the permanent magnetic field in the other times induced voltages, being used to determine of the switching times (ts) of the commutation always the induced voltage (EMF) of that winding which is not connected to the voltage source and the commutation is triggered after this induced voltage (EMF) reaches the reference voltage (Zero crossing), which induced a zero level of Voltage (EMF) represents.

3. Circuit arrangement according to claim 1 in combination with a control circuit for a collectorless DC motor without a commutation sensor with a permanent magnetic rotor of any number of pole pairs (p2) and a stator and at least three windings which form a multi-phase system, each phase of which depends of voltages, which the permanent magnetic field of the rotor induces in the windings, by means of electronic switching elements depending on the commutation state for carrying out commutation steps to the minus and / or plus poles of a direct current source, with motors without a neutral point or without a leading neutral point being continuously switchable a star point voltage (u ₄₀ ) is calculated, and in which continues

a measuring voltage (ui) is calculated by subtracting the lead-out or calculated star point voltage from a signal (uxj), which is composed of the intervals of the winding voltages in which the windings are not connected to the direct current source by means of the electronic switching elements,
a desired phase signal (sui) is generated which specifies the correct sign of the measuring voltage for the prevailing commutation state of the motor,
a comparison signal (si) is generated which indicates whether the signs of the measuring voltage (ui) and the sign given by the desired phase signal (sui) are the same,
- The comparison signal (si) is hidden for a predetermined period of time in which in the windings caused by switching off the electronic switching elements compensating processes with possible parasitic zeros occur,
triggered by the comparison signal (si) at different signs of the measuring voltage (ui) and the desired sign given by the desired phase signal (sui), the electronic switching elements are switched one commutation step,

with a signal path carrying the comparison signal (si), characterized in that the retardation circuit in the signal path leading the comparison signal (si) is to make a delayed comparison signals (shv).

4. Circuit arrangement according to claim 3, characterized in that the switching states of the elec tronic switching elements and the desired phase signal (sui) are obtained by means of binary links of the outputs of a shift register ( 5 ), which cyclically passes through six states and by means of a shift signal (sh ) is switched on, which is either generated by the delayed comparison signal (shv), or whenever the switching elements have not been switched by the delayed comparison signal (shv) for a predetermined period of time.

5. Circuit arrangement according to one of the preceding claims, characterized by at least one counting arrangement ( 501 , 502 ) for determining the number (x) of specifiable multiples (a) of the clock periods (1 / fcl) in the time interval between two commutation times (ts) or Points in time (tn) at which the induced voltage (EMF) reaches the reference voltage and for deriving the delay interval by counting the same number (x) of simple clock periods (1 / fcl).

6. Circuit arrangement according to claim 5, characterized in that a first ( 501 ) and a second ( 502 ) of the counting arrangements alternately with each zero crossing (tn) of the induced voltage (EMF) starting predetermined multiples (a) of the clock periods (1 / fcl) count up or simple clock periods (1 / fcl) down, the counting arrangement ( 501 or 502 ) counting the multiples (a) of the clock periods (fcl) starting at a minimum level until the next zero crossing (tn) of the induced voltage ( EMK) or a predeterminable maximum count and stop there and the counting arrangement ( 502 or 501 ) counting the clock periods (1 / fcl) counts down from the counter level (x) reached at the previous zero crossing (tn) or the maximum level and reaches when reached of the minimum level triggers commutation.

7. Circuit arrangement according to one of the preceding Expectations, characterized in that the delay interval at a three-phase system is chosen such that it is about 30 °, based on the angle of the electrical voltage, is.