DE4208730A1

DE4208730A1 - Access to common memory by multiple units of micro-control system e.g. in LAN,WAN - has central controller with register priority access circuit and timing control for organising connection

Info

Publication number: DE4208730A1
Application number: DE19924208730
Authority: DE
Inventors: Hilmar Dipl Ing Lesch
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1992-03-18
Filing date: 1992-03-18
Publication date: 1993-09-30

Abstract

A micro-control system has a RAM memory that can be accessed by a number of other modules, such as local area network controllers, a microprocessor or a bus control unit. The access is provided by a central control module (14) and this has ports to receive the access requests from the individual units. The requests are clocked into a register (140) that is coupled to a priority circuit (141). A timing circuit controls the entry of requests and the enabling (143) of circuits coupled to the bus lines. The timing signals define specific windows for the operations. ADVANTAGE - Provides real time access with data conflict.

Description

Die Erfindung betrifft ein Verfahren zur Steuerung von Zugrif fen mehrerer erster Einrichtungen auf eine gemeinsame zweite Einrichtung gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a method for controlling access several first establishments to a common second Device according to the preamble of claim 1.

An moderne Steuerungen, wie z. B. komplexe Motorsteuerungs- und Sicherheitssysteme in der Kfz-Elektronik und vernetzte Sy steme (LAN = Local Area Network, WAN = Wide Area Network) in der Kommunikationstechnik, werden heutzutage oft so hohe An forderungen gestellt, daß sie von einer einzigen Mikrosteuer einrichtung (Controller oder Prozessor), nicht mehr erfüllt werden können. Es kommen deshalb Mikrosteuereinrichtungssyste me zum Einsatz, in denen mehrere solcher Mikrosteuereinrich tungen enthalten sind. Für das Zusammenwirken der Mikrosteuer einrichtungen in dem Mikrosteuereinrichtungssystem ist es mit unter erforderlich, daß die einzelnen Mikrosteuereinrichtungen sich einen gemeinsamen wahlfreien Zugriffsspeicher - "Shared Memory" - teilen müssen. Um beim Zugriff der Mikrosteuerein richtungen auf den gemeinsam benutzten Speicher lange Zu griffszeiten durch gegenseitiges Blockieren der Mikrosteuer einrichtungen zu vermeiden, müssen die Zugriffsanforderungen und Zugriffe auf den Speicher gesteuert werden.To modern controls such. B. complex engine control and Security systems in automotive electronics and networked sy systems (LAN = Local Area Network, WAN = Wide Area Network) in communication technology, are often so high nowadays demands that they be from a single micro-tax device (controller or processor), no longer fulfilled can be. Microcontroller systems therefore come me used in which several such microcontrollers are included. For the interaction of the micro tax devices in the microcontroller system it is with under that the individual microcontrollers required a shared random access memory - "Shared Memory "- need to share. To access the microcontroller direction towards shared storage grip times by mutually blocking the micro control To avoid facilities, the access requirements and access to the memory can be controlled.

Für zwei Mikrosteuereinrichtungen, die auf einen gemeinsamen Speicher zugreifen, ist aus der Druckschrift Siemens Compo nents 28; 1990, Heft 5, Seiten 163 bis 166 ein Dual-Fort-Zu griffsspeicher (RAM) bekannt, mit dem z. B. gleichzeitige, asynchrone oder synchrone Zugriffe der Mikrosteuereinrichtun gen auf den gemeinsam benutzten Speicherraum gesteuert werden. Der bei einem gleichzeitigen Zugriff entstehende Zugriffskon flikt wird dabei durch Arbitrierung und Sequentialisierung so wie die Installierung eines Reservierungsregisters gelöst. For two microcontrollers on a common Access memory is from the Siemens Compo publication nents 28; 1990, No. 5, pages 163 to 166 a dual-fort-zu handle memory (RAM) known with the z. B. simultaneous, Asynchronous or synchronous access by the microcontroller be controlled on the shared storage space. The access con arbitrage and sequencing make it so difficult how to install a reservation register.

Bei der Arbitrierung muß die auf den Speicher zugreifende Mi krosteuereinrichtung ihren Zugriffswunsch anmelden und bekommt den Zugriff dann sofort oder unter Umständen nach mehreren An frage- und Bestätigungszyklen, die zwischen der Mikrosteuer einrichtung und der Arbiterlogik ablaufen, zugeteilt. Dabei entstehen naturgemäß lange Zugriffszeiten. Bei exakt gleich zeitigem Zugriff bewirkt die Arbiterlogik, daß eine eindeutige Entscheidung getroffen wird, welche Zugriffsanforderung zuerst bearbeitet wird.When arbitrating, the Mi krosteuereinrichtung register and get their access request then the access immediately or possibly after several access question and confirmation cycles between the micro-control device and arbiter logic run, assigned. Here naturally arise long access times. At exactly the same timely access causes the arbiter logic to be unique Decision is made which access request is first is processed.

Die ebenfalls verwendete Sequentialisierung ist dadurch mög lich, daß der Speicherzugriff intern wesentlich schneller ist, als es die Zugriffszeit der Mikrosteuereinrichtungen erfor dert. Dadurch erscheint insbesondere der Zugriff nach außen, trotz der zeitlichen Trennung durch die Arbiterlogik, parallel und gleichzeitig.The sequentialization also used is possible Lich that the memory access is much faster internally, when it required the access time of the microcontrollers different. As a result, access to the outside appears in particular, despite the temporal separation by the arbiter logic, in parallel and at the same time.

Um darüber hinaus bei den Zugriffen der Mikrosteuereinrichtun gen Vermischungen von Daten, die sich über mehrere Bytes er strecken und logisch zusammengehören, zu vermeiden, werden mehrere z. B. als Schaltwerk ausgebildete Reservierungsregi ster eingeführt. Da bei peripheren Bauelementen keine Read- Modify-Write-Zugriffe möglich sind, werden für eine konflikt freie Behandlung dieser Zugriffe der Mikrosteuereinrichtungen folgende drei Speicherzugriffe benötigt:To also access the microcontroller mix of data spanning multiple bytes stretch and belong together logically, to be avoided several z. B. trained as switchgear reservation regi ster introduced. Since no read- Modify-write accesses are possible for a conflict free handling of these accesses by the microcontrollers the following three memory accesses are required:

1) Read and check whether the memory for access is free,
2) the microcontroller writes its value to the reser vation in the memory location (flag); the storage location is thus occupied and
3) it must be reread to ensure that the second microcontroller not in the meantime overwritten the value (check).

Durch die Reservierungsregister wird dieser Synchronisations vorgang von drei auf einen einzigen Zugriff verkürzt. So wird z. B. das Reservieren oder Belegen bereits beim Lesen vorge nommen, wodurch die andere Mikrosteuereinrichtung diesen re servierten oder belegten Bereich nicht mehr überschreiben kann.This is synchronized by the reservation register shortened the process from three to a single access. So will e.g. B. already reserved the reservation or evidence while reading take, whereby the other microcontroller re this Do not overwrite the served or occupied area can.

Aufgabe der Erfindung ist es, ein Verfahren zur Steuerung von Zugriffen mehrerer erster Einrichtungen auf eine gemeinsame zweite Einrichtung anzugeben, bei dem die Multifunktionszu griffe der ersten Einrichtungen auf die gemeinsame zweite Ein richtung unter Echtzeitbedingungen und ohne zusätzlichen Hard ware- und Softwareaufwand konfliktfrei gesteuert werden.The object of the invention is to provide a method for controlling Access of several first facilities to a common one to specify the second facility in which the multifunction interventions of the first institutions to the common second intervention direction under real-time conditions and without additional hard goods and software effort can be controlled without conflict.

Diese Aufgabe wird ausgehend von dem im Oberbegriff des Pa tentanspruches 1 definierten Verfahren durch die in dem kenn zeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.This task is based on the in the preamble of Pa tent claims 1 defined by the method in the kenn Drawing part of claim 1 specified features solved.

Durch das erfindungsgemäße Verfahren ist es möglich, daß meh rere erste Einrichtungen, wie z. B. Mikrosteuereinrichtungen (Prozessoren und Controller), zeitlich versetzt auf eine ge meinsame zweite Einrichtung, wie z. B. einen Speicher, zugrei fen können. Dabei ist es besonders vorteilhaft, daß bei der mit dem erfindungsgemäßen Verfahren vorgenommenen zeitlichen Zugriffssteuerung Echtzeitbedingungen eingehalten werden. Mit dem Verfahren können darüber hinaus synchron und/oder asyn chron auftretende Zugriffsanforderungen der ersten Einrichtun gen auf die gemeinsame zweite Einrichtung konfliktfrei ge steuert werden.The method according to the invention makes it possible for meh rere first facilities such. B. microcontrollers (Processors and controllers), offset in time to a ge common second facility, such as. B. a memory can. It is particularly advantageous that the temporal performed with the inventive method Access control real-time conditions are met. With the method can also be synchronous and / or asyn Access requirements of the first setup appearing chronically to the common second institution without conflict be controlled.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter ansprüchen angegeben.Advantageous developments of the invention are in the sub claims specified.

Dadurch, daß bei dem erfindungsgemäßen Verfahren Prioritäten für den zeitlich gesteuerten Zugriff der ersten Einrichtungen auf die gemeinsame zweite Einrichtung vergeben werden, wird eine höhere Zugriffsleistung erzielt. Characterized in that priorities in the inventive method for the timed access of the first facilities will be awarded to the common second institution achieved a higher access performance.

Da des weiteren eine zentrale Steuerungsanordnung zur Durch führung des Verfahrens in einer ASIC-Logik (Application Spe cific Integrated Circuit) bzw. als PAL-Baustein (Programmable Array Logic) realisiert ist, können die einzelnen Verfahrens schritte auf einfache Weise kostengünstig und kundenfreundlich durchgeführt werden.Furthermore, a central control arrangement for the through implementation of the method in an ASIC logic (Application Spe cific Integrated Circuit) or as a PAL component (programmable Array Logic) is realized, the individual procedures steps easily and inexpensively and customer-friendly be performed.

Ein Ausführungsbeispiel der Erfindung ist anhand der Zeichnun gen in den Fig. 1 bis 3 erläutert. Es zeigen:An embodiment of the invention is explained with reference to the drawings in FIGS. 1 to 3. Show it:

Fig. 1 ein Blockschaltbild eines Mikrosteuereinrichtungssy stems mit mehreren auf einen Zugriffsspeicher zugreifenden Mi krosteuereinrichtungen, Fig. 1 is a block diagram of a Mikrosteuereinrichtungssy stems with a plurality of accessing access memory Mi krosteuereinrichtungen,

Fig. 2 den Aufbau einer zentralen Steuerungsanordnung für den Zugriffsspeicher in dem Mikrosteuereinrichtungssystem nach Fig. 1, Fig. 2 shows the construction of a central control arrangement for the access memory in the micro-controller system according to Fig. 1,

Fig. 3 den Ablauf der zeitlichen Zugriffssteuerung durch die zentrale Steuerungsanordnung für die auf den Speicher zugrei fenden Mikrosteuereinrichtungen nach Fig. 1. Fig. 3 shows the sequence of the temporal access control by the central control arrangement for the memory zugrei fenden microcontrollers of FIG. 1.

Fig. 1 zeigt ein Mikrosteuereinrichtungssystem 1 mit vier Mi krosteuereinrichtungen 10 . . . 13, die über eine zentrale Steuerungsanordnung 14 auf einen gemeinsamen Zugriffsspeicher 15 zugreifen. Die Struktur des in der Fig. 1 dargestellten Mikrosteuereinrichtungssystems 1 gibt dabei Verhältnisse wie der, wie sie beispielsweise in lokalen Netzwerken (LAN′s) auf treten. Die Mikrosteuereinrichtungen 10 . . . 13 sind demzufolge in zwei Fällen als LAN-Controller und in den anderen beiden Fällen als Mikroprozessor sowie BUS-Controller ausgebildet. Fig. 1 shows a micro-controller system 1 with four Mi krosteuereinrichtungen 10th . . 13 , which access a common access memory 15 via a central control arrangement 14 . The structure of the micro-controller system 1 shown in FIG. 1 are thereby ratios such as occur for example, in local area networks (LAN's) on. The microcontrollers 10 . . . 13 are consequently designed in two cases as a LAN controller and in the other two cases as a microprocessor and bus controller.

Neben dem in der Fig. 1 dargestellten System, bei der vier Mikrosteuereinrichtungen auf einen gemeinsamen Speicher zu greifen, ist es aber auch möglich, weitere Systeme zu reali sieren, bei denen ebenfalls mehrere erste Einrichtungen auf eine gemeinsame zweite Einrichtung zugreifen. So z. B. im On- Line-Betrieb von Kommunikationssystemen, bei dem Daten von mehreren Kommunikationsteilnehmern an eine gemeinsame Steuer einrichtung übergeben werden.In addition to the system shown in FIG. 1, in which four microcontrollers access a common memory, it is also possible to implement further systems in which a plurality of first devices also access a common second device. So z. B. in on-line operation of communication systems in which data from several communication participants are passed to a common control device.

Über die Mikrosteuereinrichtungen (LAN-Controller) 10, 11 er folgt der bidirektionale Datenaustausch (Data In, Data Out) zwischen dem von der Topologie z. B. als Ring (CP16-Ring im ISDN-Kommunikationssystem von Siemens) ausgebildeten lokalen Netzwerk und dem gemeinsamen Zugriffsspeicher 15. Die eben falls auf den Zugriffsspeicher 15 zugreifenden Mikrosteuerein richtungen (Mikroprozessor, BUS-Controller) 12, 13 sind zwei frei gewählte Beispiele für weitere Zugriffe von Mikrosteuer einrichtungen auf den Zugriffsspeicher 15.About the microcontrollers (LAN controller) 10 , 11 he follows the bidirectional data exchange (Data In, Data Out) between the topology z. B. as a ring (CP16 ring in the ISDN communication system from Siemens) trained local network and the shared access memory 15th The microcontrollers (microprocessor, bus controller) 12 , 13 which access the access memory 15 are two freely selected examples of further accesses by microcontrollers to the access memory 15 .

Bei dem in der Fig. 1 dargestellten Ausführungsbeispiel sind weiterhin die Mikrosteuereinrichtungen 10, 11 synchron und die Mikrosteuereinrichtungen 12, 13 asynchron zu der zentralen Steuerungsanordnung 14 für den Zugriffsspeicher 15 getaktet. Dies wird dadurch erreicht, daß die Mikrosteuereinrichtungen 10, 11 und die zentrale Steuerungsanordnung 14 an einen ge meinsamen Taktgenerator 16 angeschlossen sind, während die Mi krosteuereinrichtungen 12, 13 jeweils mit einem separaten Taktgenerator 17, 18 verbunden sind. Damit die asynchron zur zentralen Steuerungsanordnung 14 für den Zugriffsspeicher 15 getakteten Mikrosteuereinrichtungen 12, 13 auch auf den Zu griffsspeicher 15 zugreifen können, werden von den Mikro steuereinrichtungen 12, 13 initiierte Zugriffsanforderungen (Requests) ZA12, ZA13 im Unterschied zu von den Mikrosteuer einrichtungen 10, 11 initiierten Zugriffsanforderungen ZA10, ZA11 von jeweils einer separaten, ebenfalls von dem Taktgene rator 16 versorgten Synchronisationsschaltung 19 auf die Takt frequenz der zentralen Steuerungsanordnung 14 bzw. des Zu griffsspeichers 15 einsynchronisiert. Die Synchronisations schaltungen 19 werden dabei wie die Mikrosteuereinrichtungen 10, 11 und die zentrale Steuerungsanordnung 14 für den Zu griffsspeicher 15 über den Taktgenerator 16 zeitlich gesteuert (getaktet). In the exemplary embodiment shown in FIG. 1, the microcontrollers 10 , 11 are also synchronized and the microcontrollers 12 , 13 are clocked asynchronously to the central control arrangement 14 for the access memory 15 . This is achieved in that the microcontrollers 10 , 11 and the central control arrangement 14 are connected to a common clock generator 16 , while the microcontrollers 12 , 13 are each connected to a separate clock generator 17 , 18 . Thus, the asynchronous to the central control assembly 14 for accessing memory 15 clocked micro-controllers 12, 13 also can access the to access memory 15, from the micro-controllers 12, 13 initiated access requests (requests) ZA12, ZA13, in contrast to the micro-controllers 10, 11 initiated access requests ZA10, ZA11 synchronized by a separate synchronization circuit 19 , also supplied by the clock generator 16 , to the clock frequency of the central control arrangement 14 and the access memory 15 . The synchronization circuits 19 are controlled like the microcontrollers 10 , 11 and the central control arrangement 14 for the access memory 15 via the clock generator 16 (clocked).

Alternativ zu dem in der Fig. 1 dargestellten Ausführungsbei spiel ist es aber auch möglich, daß sämtliche Mikrosteuerein richtungen 10 . . . 13 des Mikrosteuereinrichtungssystems 1 syn chron oder asynchron zu der zentralen Steuerungsanordnung 14 für den Zugriffsspeicher 15 getaktet sind. In dem erstgenann ten Fall würde dann die Synchronisationsschaltung 19 für die Mikrosteuereinrichtungen 12, 13 entfallen, während für den zweiten Fall die von den Mikrosteuereinrichtungen 10, 11 ini tiierten Zugriffsanforderungen ZA10, ZA11 ebenfalls mit der Synchronisationsschaltung 19 einsynchronisiert werden müßten.As an alternative to the game of execution shown in FIG. 1, it is also possible that all of the Mikrosteuerein devices 10 . . 13 of the microcontroller system 1 are clocked synchronously or asynchronously to the central control arrangement 14 for the access memory 15 . In the former case, the synchronization circuit 19 for the microcontrollers 12 , 13 would then be omitted, while for the second case the access requests ZA10, ZA11 initiated by the microcontrollers 10 , 11 would also have to be synchronized with the synchronization circuit 19 .

Fig. 2 zeigt den Aufbau der zentralen Steuerungsanordnung 14 nach Fig. 1. Die zentrale Steuerungsanordnung 14 enthält ein Register 140, eine Prioritätsschaltung 141 und eine Zeitsteue rung 142, die wie die Synchronisationsschaltungen 19 mit dem Taktgenerator 16 zur Taktversorgung verbunden sind. Die ge nannten Elemente der zentralen Steuerungsanordnung 14 können dabei z. B. in einer ASIC-Logik (Application Specific Inte grated Circuit) oder als PAL-Bausteine (Programmable Array Logic) realisiert sein. Das Register 140 weist im vorliegenden Ausführungsbeispiel vier Eingänge IN1 . . . IN4 für die Zu griffsanforderungen ZA10 . . . ZA13 und vier Rücksetzeingänge IN5 . . . IN8 auf. Die Rücksetzeingänge IN5 . . . IN8 sind über eine gemeinsame Rücksetzleitung (Reset Wire) RL mit der Zeit steuerung 142 verbunden. Fig. 2 shows the structure of the central control arrangement 14 according to FIG. 1. The central control arrangement 14 contains a register 140 , a priority circuit 141 and a timing control 142 , which, like the synchronization circuits 19, are connected to the clock generator 16 for clock supply. The named elements of the central control arrangement 14 can z. B. in an ASIC logic (Application Specific Integrated Circuit) or as PAL (Programmable Array Logic) blocks. In the present exemplary embodiment, register 140 has four inputs IN1. . . IN4 for access requirements ZA10. . . ZA13 and four reset inputs IN5. . . IN8 on. The reset inputs IN5. . . IN8 are connected to the timing control 142 via a common reset wire RL.

Während die bereits synchronisierten Zugriffsanforderungen ZA10, ZA11 unmittelbar über die Eingänge IN3, IN4 in das Regi ster 140 übernommen werden, ist zur Übernahme der Zugriffsan forderungen ZA12, ZA13 jeweils die Synchronisationsschaltung 19 dem Register 140 vorgeschaltet. Die Synchronisationsschal tung 19 besteht z. B. aus jeweils zwei hintereinander geschal teten Flip-Flops, um die asynchronen Zugriffsanforderungen ZA12, ZA13 beim Auftreten eines undefinierten Schaltzustandes (metastabiler Schaltzustand) des einzelnen Flip-Flops einwand frei zu synchronisieren. Die in dem Register 140 durch den Takt des Taktgenerators 16 übernommenen Zugriffsanforderungen ZA10 . . . ZA13 werden anschließend ebenfalls durch den Takt des Taktgenerators 16 über vier Ausgänge OUT1 . . . OUT4 des Regi sters 140 an die Prioritätsschaltung 141 weitergegeben.While the previously synchronized access requests ZA10, ZA11 be taken directly via the inputs IN3, IN4 in the Regi-art 140, to acquire the Zugriffsan requirements ZA12, ZA13 each 19 upstream of the synchronization circuit the register 140th The synchronization circuit 19 consists z. B. from two consecutively switched flip-flops to properly synchronize the asynchronous access requests ZA12, ZA13 when an undefined switching state (metastable switching state) of the individual flip-flops occurs. The access requests ZA10 accepted in the register 140 by the clock of the clock generator 16 . . . ZA13 are then also by the clock of the clock generator 16 via four outputs OUT1. . . OUT4 of the register 140 passed to the priority circuit 141 .

In der Prioritätsschaltung 141 werden die von dem Register 140 übernommenen Zugriffsanforderungen ZA10 . . . ZA13 bei gleichzei tiger Übergabe von mehreren Zugriffsanforderungen ZA10 . . . ZA13 der Mikrosteuereinrichtungen 10 . . . 13 nach einer zu ver gebenen Priorität zur Zeitsteuerung 142 durchgeschaltet. Die Prioritätsschaltung 141 ist dazu in Durchschaltrichtung über eine Mehrfachleitung und entgegengesetzt zur Durchschaltrich tung über eine Steuerleitung mit der Zeitsteuerung 142 verbun den.In the priority circuit 141 , the access requests ZA10 accepted by the register 140 . . . ZA13 with simultaneous transfer of several access requests ZA10. . . ZA13 of the microcontrollers 10 . . . 13 switched through according to a given priority for time control 142 . The priority circuit 141 is connected to the timing control 142 in the switching direction via a multiple line and opposite to the switching direction via a control line.

In der Zeitsteuerung 142 werden die Anzahl und Zeitdauer der Zugriffe auf den Speicher 15 pro Zeitintervall bestimmt. Die Anzahl der Zugriffe auf den Speicher 15 kann dabei je nach An zahl der auf den Speicher 15 zugreifenden Mikrosteuereinrich tungen 10 . . . 13 oder aber auch völlig frei definiert werden. So können die Anzahl und Zeitdauer der Zugriffe auf den Spei cher pro Zeitintervall derart gewählt werden, daß z. B. inner halb des Zeitintervalls jede Mikrosteuereinrichtung 10 . . . 13 einmal auf den Speicher 15 zugreifen kann. Für den Fall, daß eine der Mikrosteuereinrichtungen 10 . . . 13 innerhalb des Zeitintervalls nicht auf den Speicher 15 zugreifen möchte, so kann diese frei gewordene Zugriffszeit an eine der anderen Mi krosteuereinrichtungen 10 . . . 13 vergeben werden, die entspre chend durch eine von der Prioritätsschaltung 141 vergebene Prioritätsordnung vorrangig berechtigt ist, auf den Speicher 15 zuzugreifen.The number and duration of accesses to the memory 15 per time interval are determined in the time control 142 . The number of accesses to the memory 15, the accessing to the memory 15 Mikrosteuereinrich obligations 10, depending on the number to. . . 13 or can be defined completely freely. Thus, the number and duration of accesses to the memory per time interval can be chosen such that, for. B. within half the time interval each microcontroller 10th . . 13 can access the memory 15 once. In the event that one of the microcontrollers 10 . . . 13 does not want to access the memory 15 within the time interval, this free access time to one of the other micro control devices 10 can . . . 13 are assigned, which is accordingly authorized by a priority order assigned by the priority circuit 141 to access the memory 15 .

Wie die Anzahl und Zeitdauer der Zugriffe auf den Speicher 15 pro Zeitintervall im einzelnen von der Zeitsteuerung 142 ge steuert werden, wird im folgenden anhand der Darstellung in Fig. 3 erläutert.How the number and duration of accesses to the memory 15 per time interval are controlled in detail by the time control 142 is explained below with reference to the illustration in FIG. 3.

Fig. 3 zeigt anhand eines Zeitdiagramms für verschiedene Zu griffsanforderungssignale ZAS10 . . . ZAS13 die zeitliche Zu griffssteuerung der zentralen Steuerungsanordnung 14. Jedes dieser Zugriffsanforderungssignale ZAS10 . . . ZAS13 setzt sich aus den zeitlich willkürlich aufeinanderfolgenden Zugriffsan forderungen ZA10 . . . ZA13 der Mikrosteuereinrichtungen 10 . . . 13 auf den Speicher 15 zusammen. Fig. 3 shows a timing diagram for various access request signals ZAS10. . . ZAS13 the access control of the central control arrangement 14 . Each of these access request signals ZAS10. . . ZAS13 is made up of the access requests ZA10 which are consecutive at random. . . ZA13 of the microcontrollers 10 . . . 13 together on the memory 15 .

In der Fig. 3 ist weiterhin ein periodisches Speicherzu griffssignal SPZS dargestellt, durch das Zugriffszeitinterval le ZZI für die zeitliche Steuerung der Zugriffe vorgegeben sind. Dieses Zugriffszeitintervall ZZI, in dem die Mikro steuereinrichtungen 10 . . . 13 auf den Speicher 15 zugreifen können, beginnt bei jeder ansteigenden Flanke (Low-High-Pegel- Wechsel) und endet bei jeder absteigenden Flanke (High-Low-Pe gel-Wechsel) des Speicherzugriffssignals SPZS. FIG. 3 also shows a periodic memory access signal SPZS, through which access time intervals le ZZI are predetermined for the time control of the accesses. This access time interval ZZI, in which the micro control devices 10 . . . 13 can access the memory 15 , begins with every rising edge (low-high level change) and ends with every falling edge (high-low level change) of the memory access signal SPZS.

Die Zeitsteuerung 142 der zentralen Steuerungsanordnung 14 muß nun die willkürlich zeitlich aufeinanderfolgenden Zugriffsan forderungen ZA10 . . . ZA13 der Mikrosteuereinrichtungen 10 . . . 13, so steuern, daß gemäß der Darstellung in Fig. 3 jedem High-Pegel-Zugriffszeitintervall ZZI des Speicherzugriffssi gnals SPZS eine der Zugriffsanforderungen ZA10 . . . ZA13 der Mikrosteuereinrichtungen 10 . . . 13 zugeordnet wird.The time control 142 of the central control arrangement 14 must now access the access requests ZA10 which are arbitrary in time. . . ZA13 of the microcontrollers 10 . . . 13 , control such that, as shown in FIG. 3, each high level access time interval ZZI of the memory access signal SPZS is one of the access requests ZA10. . . ZA13 of the microcontrollers 10 . . . 13 is assigned.

Damit die Zeitsteuerung 142 die Anzahl der Zugriffsanforderun gen ZA10 . . . ZA13 und die Zeitdauer der Zugriffe Z10 . . . Z13 zeitlich steuern kann, werden mehrere dieser High-Pegel-Zu griffszeitintervalle ZZI des Speicherzugriffssignals SPZS zu einem zeitlich wiederkehrenden Speicherzugriffszeitfenster zu sammengefaßt.So that the time control 142 the number of access requests ZA10. . . ZA13 and the duration of accesses Z10. . . Z13 can control time, several of these high-level access time intervals ZZI of the memory access signal SPZS are combined to form a time-recurring memory access time window.

In der Fig. 3 sind den Zeitabschnitten von t2 bis t5 und von t3 bis t6 zwei verschiedene Speicherzugriffszeitfenster SPZZ1, SPZZ2 dargestellt. Während das Speicherzugriffszeitfenster SPZZ1 bzw. die Anzahl der High-Pegel-Zugriffszeitintervalle ZZI des Speicherzugriffssignals SPZS frei gewählt ist, ent spricht das Speicherzugriffszeitfenster SPZZ2 einer Zeitschei be ZS des Zugriffsanforderungssignals ZAS11 zwischen zwei auf einanderfolgenden Zugriffsanforderungen ZA11 der Mikrosteuer einrichtung 11. Die letztgenannte Möglichkeit bietet sich ins besondere dann an, wenn z. B. eine der Mikrosteuereinrichtun gen 10 . . . 13 kontinuierlich, in regelmäßigen Zeitabständen auf den Speicher 15 zugreift. In dieser Zeitscheibe ZS zwi schen zwei aufeinanderfolgenden Zugriffen der Mikrosteuerein richtung 10 . . . 13 können dann die übrigen Mikrosteuereinrich tungen 10 . . . 13, von der zentralen Steuerungsanordnung 14 zeitlich gesteuert, auf den Speicher 15 zugreifen.In Fig. 3 the periods of t2 to t5 and from t3 to t6 two different memory access time window SPZZ1, SPZZ2 are shown. While the memory access time window SPZZ1 or the number of high-level access time intervals ZZI of the memory access signal SPZS is freely selected, the memory access time window SPZZ2 corresponds to a time slice of the access request signal ZAS11 between two successive access requests ZA11 of the microcontroller 11 . The latter option is particularly useful when e.g. B. one of the Mikrosteuereinrichtun gene 10th . . 13 accesses the memory 15 continuously, at regular time intervals. In this time slice Zs between two successive accesses of the Mikrosteuerein direction 10th . . 13 can then the other Mikrosteuereinrich lines 10th . . 13 , controlled by the central control arrangement 14 , access the memory 15 .

Innerhalb der Speicherzugriffszeitfensters SPZZ1, SPZZ2 werden die Zugriffsanforderungen ZA10 . . . ZA13 der Mikrosteuerein richtungen 10 . . . 13 nach einer vorgegebenen Reihenfolge den Zeitintervallen ZI zugeordnet und die sich aus dieser Zuord nung für die Zugriffe Z10 . . . Z13 ergebenden Steuerungsinfor mationen von der Zeitsteuerung 142 nach Fig. 2 zu einer Frei gabeschaltung 143 durchgeschaltet. Die Reihenfolge kann dabei z. B. durch das zeitliche Auftreten der Zugriffsanforderungen ZA10 . . . ZA13, wie in der Fig. 3 dargestellt, oder durch die Vergabe von Prioritäten bestimmt sein. Im Fall der zeitlichen Reihenfolge kann diese dann noch durch die Vergabe von Priori täten verändert werden. Dabei ergeben sich dann mehrere Kombi nationsvarianten für die Zuordnung der Zugriffsanforderungen ZA10 . . . ZA13 innerhalb des Speicherzugriffszeitfensters SPZZ1, SPZZ2 mit den Zugriffszeitintervallen ZZI des Speicher zugriffssignals SPZS, von denen im folgenden eine stellvertre tend für die anderen beschrieben wird. Mit dieser Beschreibung wird gleichzeitig aufgezeigt, wie die Anzahl und Zeitdauer der Zugriffe Z10 . . . Z13 der Mikrosteuereinrichtungen 10 . . . 13 von der Zeitsteuerung 142 zeitlich gesteuert werden können.The access requests ZA10 are within the memory access time window SPZZ1, SPZZ2. . . ZA13 the microcontroller 10th . . 13 assigned to the time intervals ZI according to a predetermined order and which results from this assignment for the accesses Z10. . . Z13 resulting control information from the timing control 142 according to FIG. 2 to an enable circuit 143 is switched through. The order can z. B. by the timing of access requests ZA10. . . ZA13, as shown in FIG. 3, or be determined by the assignment of priorities. In the case of the chronological order, this can then be changed by assigning priorities. This results in several combination variants for the assignment of access requests ZA10. . . ZA13 within the memory access time window SPZZ1, SPZZ2 with the access time intervals ZZI of the memory access signal SPZS, of which a representative is described below for the others. This description also shows how the number and duration of accesses Z10. . . Z13 of the microcontrollers 10 . . . 13 can be timed by the timing control 142 .

In der Fig. 3 sind z. B. während einer Zeitspanne von t0 bis t5 der Zugriffsanforderungssignale ZAS10 . . . ZAS13 vier will kürlich auftretende Zugriffsanforderungen ZA10 . . . ZA13 der Mikrosteuereinrichtungen 10 . . . 13 dargestellt. Die Zugriffs anforderung ZA12 mit einer Zugriffsphase T12 und die Zugriffs anforderung ZA13 mit einer Zugriffsphase T13 treten dabei gleichzeitig zu einem Zugriffsanforderungszeitpunkt t1 auf, bei dem die Zeitsteuerung 142 von den Zugriffsanforderungen ZA12, ZA13 erfährt. Zum Zeitpunkt t2 wird daraufhin von der Zeitsteuerung 142 das Speicherzugriffszeitfenster SPZZ1 gene riert. Dieses Speicherzugriffszeitfenster SPZZ1 erstreckt sich bis zum Zeitpunkt t5 und umfaßt beispielsweise vier Perioden des Speicherzugriffssignals SPZS mit vier High-Pegel-Zugriffs zeitintervallen ZZI, sogenannten Zugriffszeitschlitzen (Slots), die den Zugriffsanforderungen ZA10 . . . ZA13 zugeord net werden. Daß die Anzahl der Zugriffszeitintervalle ZZI da bei gerade der Anzahl der in der Zeitspanne von t0 bis t5 auf tretenden Zugriffsanforderungen ZA10 . . . ZA13 entspricht, liegt an dem gewählten Beispiel. Die Anzahl der Zugriffszeit intervalle ZZI hätte genausogut größer als vier sein können. Da die beiden Zugriffsanforderungen ZA12, ZA13 gleichzeitig auftreten, eine Zuordnung nach der zeitlichen Reihenfolge des Auftretens also nicht möglich ist, wird der Zeitsteuerung 142 von der Prioritätsschaltung 141 mitgeteilt, welche der beiden Mikrosteuereinrichtungen 12, 13 gegenüber der anderen nach der von der Prioritätsschaltung 141 vergebenen Priorität vorrangig auf den Speicher 15 zugreifen soll. Im vorliegenden Beispiel ist es die Mikrosteuereinrichtung 12, die von der Zeitsteue rung 142 das erste Zugriffszeitintervall ZZI (den ersten Zu griffszeitschlitz) des Speicherzugriffszeitfensters SPZZ1 für ihren Zugriff Z12 zugeteilt bekommt, während die Mikrosteuer einrichtung 13 das zweite Zugriffszeitintervall ZZI für ihren Zugriff Z13 erhält. Die Zugriffszeitdauer, also die verstri chene Zeit zur Ausführung des Zugriffs Z12 vom Anfang bis zum Ende, hängt dabei von folgenden Parametern ab:In Fig. 3 z. B. during a period from t0 to t5 of the access request signals ZAS10. . . ZAS13 four wants random access requests ZA10. . . ZA13 of the microcontrollers 10 . . . 13 shown. The access request ZA12 with an access phase T12 and the access request ZA13 with an access phase T13 occur simultaneously at an access request time t1 at which the time control 142 learns of the access requests ZA12, ZA13. At time t2, the memory access time window SPZZ1 is then generated by the time control 142 . This memory access time window SPZZ1 extends to time t5 and comprises, for example, four periods of the memory access signal SPZS with four high-level access time intervals ZZI, so-called access time slots (slots) that meet the access requests ZA10. . . ZA13 can be assigned. That the number of access time intervals ZZI is just the number of access requests ZA10 occurring in the period from t0 to t5. . . ZA13 corresponds to the selected example. The number of access time intervals ZZI could just as well have been greater than four. Since the two access requests ZA12, ZA13 occur simultaneously, so that an assignment according to the chronological order of their occurrence is not possible, the timing control 142 is informed by the priority circuit 141 which of the two microcontrollers 12 , 13 is assigned to the other one by the priority circuit 141 Priority should primarily access the memory 15 . In the present example, it is the microcontroller 12 which is assigned the first access time interval ZZI (the first access time slot) of the memory access time window SPZZ1 for its access Z12 by the time control 142 , while the microcontroller 13 receives the second access time interval ZZI for its access Z13. The access time, i.e. the elapsed time for executing access Z12 from the beginning to the end, depends on the following parameters:

1) The size of the allocated time interval ZZI,
2) the access phase T12 and
3) the time period between two consecutive meals access time slot SPZZ1, if the access phase T12 is greater than the assigned access time interval ZZI.

Im vorliegenden Beispiel, wo die Zugriffsphase T12 größer als ein Zugriffszeitintervall ZZI aber kleiner als zwei Zugriffs zeitintervalle ZZI ist, muß der im Speicherzugriffszeitfenster SPZZ1 nicht mehr zugeteilte Teil der Zugriffsanforderung ZA12 in dem nachfolgenden, in der Fig. 3 nicht mehr dargestellten Speicherzugriffszeitfenster SPZZ1 zugeteilt werden. Es bestün de aber auch die Möglichkeit, für den Fall, daß in dem Spei cherzugriffszeitfenster SPZZ1 mindestens eins der vier Zeitin tervalle ZI ihm nicht zugeordnet werden kann, den noch nicht zugeteilten Teil der Zugriffsanforderung ZA12 bei entsprechen der Vorrangigkeit bei der Prioritätsvergabe durch die Priori tätsschaltung 141 noch innerhalb des Speicherzugriffszeitfen sters SPZZ1 zuzuteilen. Der soeben beschriebene Fall, daß die Zugriffsphase T12 größer ist als das zugeteilte Zugriffszeit intervall ZZI, sollte aufgrund der dadurch bedingten Verzöge rungen bei der Zugriffszeitdauer vermieden werden. Man ist deshalb immer im Interesse eines raschen Zugriffs bestrebt, das Zugriffszeitintervall ZZI so groß zu machen, daß der Zu griff der Mikrosteuereinrichtungen 10 . . . 13 innerhalb eines Speicherzugriffszeitfensters SPZZ1, SPZZ2 erfolgt.In the present example, where the access phase T12 is greater than an access time interval ZZI but less than two access time intervals ZZI, the part of the access request ZA12 no longer allocated in the memory access time window SPZZ1 must be allocated in the subsequent memory access time window SPZZ1, which is no longer shown in FIG. 3 . There would also be the possibility, in the event that at least one of the four time intervals ZI cannot be assigned to him in the memory access time window SPZZ1, the not yet allocated part of the access request ZA12 if the priority is given by the priority circuit in the priority assignment 141 still to be allocated within the memory access time window SPZZ1. The case just described, that the access phase T12 is greater than the allocated access time interval ZZI, should be avoided due to the delays caused thereby in the access time period. It is therefore always in the interest of rapid access to strive to make the access time interval ZZI so large that access to the microcontrollers 10 . . . 13 takes place within a memory access time window SPZZ1, SPZZ2.

Neben den Zugriffsanforderungen ZA12, ZA13 treten zu Zugriffs anforderungszeitpunkten t3, t4 noch die Zugriffsanforderungen ZA11, ZA10 der Mikrosteuereinrichtungen 11, 10 auf. Den Mikro steuereinrichtungen 11, 10 mit einer Zugriffsphase T11, T10 werden dabei entsprechend der zeitlichen Reihenfolge ihres Auftretens das dritte bzw. vierte Zugriffszeitintervall ZZI des Speicherzugriffszeitfensters SPZZ1 für ihren Zugriff Z11, Z10 zugeteilt.In addition to the access requests ZA12, ZA13, the access requests ZA11, ZA10 of the microcontrollers 11 , 10 also occur at access request times t3, t4. The micro-control devices 11 , 10 with an access phase T11, T10 are assigned the third or fourth access time interval ZZI of the memory access time window SPZZ1 for their access Z11, Z10 according to the chronological order of their occurrence.

Sind die Zugriffe Z10 . . . Z13 der Mikrosteuereinrichtungen 10 . . . 13 entsprechend der Darstellung in der Fig. 3 von der Zeitsteuerung 142 zeitlich gesteuert, so werden die sich aus der Zuordnung für die Zugriffe Z10 . . . Z13 ergebenden Steuer informationen anschließend den der Zeitsteuerung 142 nachge schalteten Freigabeschaltungen (Enable Circuits) 143 zuge führt. Gleichzeitig dazu wird das Register 140 von der Zeit steuerung 142 über die Rücksetzleitung RL zur Entgegennahme neuer Zugriffsanforderungen ZA10 . . . ZA13 zurückgesetzt. Mit der Zuführung der Steuerinformationen zu den Freigabeschaltun gen 143 werden dann abschließend Daten, Adressen und Steuersi gnale über ein Bussystem zwischen den Mikrosteuereinrichtungen 10 . . . 13 und dem Speicher 15 bidirektional übertragen.Are the hits Z10. . . Z13 of the microcontrollers 10 . . . 13 timed according to the representation in FIG. 3 by the time control 142 , so that the assignment for the accesses Z10. . . Control information resulting in Z13 then supplies the enable circuits 143 connected downstream of the time control 142 . At the same time, the register 140 is controlled by the time control 142 via the reset line RL to accept new access requests ZA10. . . ZA13 reset. When the control information is supplied to the release circuits 143 , data, addresses and control signals are then finally sent via a bus system between the microcontrollers 10 . . . 13 and the memory 15 transmitted bidirectionally.

Claims

1. A method for controlling accesses of several first devices to a common second device, in which access requirements (ZA10... ZA13) of the first devices ( 10 ... 13 ) to the common second device ( 15 ) want to occur, characterized in that a recurring access time window (SPZZ1, SPZZ2) is generated with a number of access time slots (ZZI) oriented to the number of first devices ( 10 ... 13 ), which corresponds to the duration of the access time window (SPZZ1, SPZZ2 ) occurring access requests (ZA10... ZA13) are assigned according to an allocation sequence, the start of the access (Z10... Z13) by the allocation sequence and the end of the access (Z10... Z13) by the size of the access time slot (ZZI ) and the return sequence of the access time window (SPZZ1, SPZZ2) is determined.

2. The method according to claim 1, characterized in that the number of access timeslots (ZZI) corresponds to the number of first devices ( 10 ... 13 ).

3. The method according to claim 1 or 2, characterized in that the recurring access time window (SPZZ1, SPZZ2) corresponding to the period of periodically occurring access requests (ZA10 ... ZA13) one of the first devices ( 10 ... 13 ) generated the access request (ZA10... ZA13) of this first device ( 10 ... 13 ) is assigned the first access time slot (ZZI) within the access time window (SPZZ1, SPZZ2).

4. The method according to any one of claims 1 to 3, characterized characterized in that the allocation sequence of temporal order of during the duration of the access time window (SPZZ1, SPZZ2) occurring access requests (ZA10... ZA13) corresponds.

5. The method according to claim 4, characterized records that with simultaneously occurring Zu handle requirements (ZA10... ZA13) the allocation sequence assigned priorities.

6. The method according to any one of claims 1 to 5, characterized characterized in that at no At least one access request (ZA10... ZA13) during the Duration of an access time window (SPZZ1, SPZZ2) of this Zu handle request (ZA10... ZA13) unassigned access time slot (ZZI) in addition to another prioritized addition handle requirement (ZA10... ZA13) is assigned when loading start and end of access (Z10 ... Z13) not within one single access time slot (ZZI) coincide.

7. Control arrangement for performing the method according to one of claims 1 to 5, characterized by: a time control ( 142 ), a priority circuit ( 141 ), a register ( 140 ) and one of the number of first devices ( 10 ... 13 ) corresponding number of enable circuits ( 143 ), where

a) the time control ( 142 ) is connected to the priority circuit ( 141 ) and is bidirectionally connected to it,
b) the register ( 140 ) of the priority circuit ( 141 ) upstream, connected to this via a number of the first devices ( 10 ... 13 ) corresponding number of lines and with the timer ( 142 ) via a reset line (RL ) connected is,
c) the release circuits ( 143 ) are connected to the time control ( 142 ) and, upon activation by the time control ( 142 ) between the first devices ( 10 ... 13 ) and the common second device ( 15 ), bidirectionally towards a bus system Release transmitted data, addresses and control signals.

8. Circuit arrangement according to claim 7, characterized in that the register ( 140 ), the priority circuit ( 141 ), the time control ( 142 ) and the Freiga circuits ( 143 ) are implemented as ASIC components.

9. Control arrangement according to claim 7, characterized in that the register ( 140 ), the priority circuit ( 141 ), the time control ( 142 ) and the Freiga circuits ( 143 ) are realized as PAL modules.