DE4109146A1

DE4109146A1 - Multi-stage transistor driver circuit - has cross-connected locking signals between initial stages preventing simultaneous conduction of both end stage transistors

Info

Publication number: DE4109146A1
Application number: DE19914109146
Authority: DE
Inventors: Hans Juergen Dr Rer Mattausch; Bernd Dr Ing Zehner
Original assignee: Siemens AG; Siemens Corp
Current assignee: Siemens AG; Siemens Corp
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 1992-09-24

Abstract

The driver circuit has a complementary MOSFET end stage (EPN) and 2 preceding stages (NV,PV), each comprising a series circuit with a logic gate (3,7), a signal delay (V1,V2) and a driver (IT1,IT2). Each of the preceding stages (NV,PV) has a locking input (VE1,VE2) coupled to a locking output (VA2,VA1) of the other stage (PV,NV), for preventing simultaneous conduction of both MOSFET transistors (P,N) within the end stage (EPN). Pref. each driver (IT1,IT2) is formed by an odd number of individual inverting drivers. USE/ADVANTAGE - Driven circuit of min. complexity.

Description

Die Erfindung betrifft eine Treiberschaltung nach dem Oberbe griff des Patentanspruchs 1.The invention relates to a driver circuit according to the Oberbe handle of claim 1.

Eine Treiberschaltung dieser Art ist aus der europäischen An meldeschrift EP-00 72 686 mit dem Titel "A buffer circuit in cluding inverter circuitry" bekannt. Dabei handelt es sich um eine Treiberschaltung mit zwei parallel angeordneten Vorstufen teilen und einer nachgeschalteten Endstufe, wobei die beiden Vorstufenteile sowohl ein unverzögertes als ein verzögertes Eingangssignal erhalten. Durch die Verknüpfung des verzögerten und unverzögerten Eingangssignals wird ein gleichzeitiges Lei ten der Endstufentransistoren verhindert.A driver circuit of this kind is of European origin Registration EP-00 72 686 entitled "A buffer circuit in cluding inverter circuitry ". These are a driver circuit with two preamplifiers arranged in parallel share and a downstream power amplifier, the two Prepress parts are both undelayed and delayed Receive input signal. By linking the delayed and undelayed input signal becomes a simultaneous Lei th of the output stage transistors prevented.

Der Erfindung liegt die Aufgabe zugrunde, eine Treiberschal tung der eingangs genannten Art anzugeben, die bei minimalen Schaltungsaufwand ein gleichzeitiges Leiten von Transistoren in einer Endstufe und damit Verluste infolge von Querströmen sicher verhindert.The invention has for its object a driver scarf tion of the type mentioned at the beginning, the minimum Circuit effort a simultaneous conduction of transistors in a final stage and thus losses due to cross currents safely prevented.

Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß bei der nach der Erfindung ausgebildeten Treiber schaltung, gegenüber der zitierten Treiberschaltung, nicht ein verzögertes Eingangssignal sondern das verzögerte Ausgangssi gnal der Logikschaltung des jeweils anderen Vorstufenteils zur gegenseitigen Verriegelung benützt wird.The advantage that can be achieved with the invention is in particular in that in the driver trained according to the invention circuit, compared to the cited driver circuit, not a delayed input signal but the delayed output signal gnal of the logic circuit of the other pre-stage part mutual locking is used.

Patentanspruch 2 bis 12 sind auf bevorzugte Ausbildungen der Treiberschaltung gerichtet.Claims 2 to 12 are preferred embodiments of the Driver circuit directed.

Die Erfindung wird nachfolgend anhand der Zeichnung näher er läutert. Dabei zeigt The invention is based on the drawing he he purifies. It shows

Fig. 1 eine erfindungsgemäße nicht invertierende Treiber schaltung mit einem p-Kanal und einem n-Kanal MOS- Transistor in der Endstufe, Fig. 1 is a non-inverting driver circuit according to the invention with a p-channel and an n-channel MOS transistor in the output stage,

Fig. 2 ein Zustandsübergangsdiagramm zur Beschreibung der Treiberschaltung von Fig. 1, FIG. 2 is a state transition diagram for describing the driver circuit of FIG. 1;

Fig. 3 eine erfindungsgemäße invertierende Treiberschaltung mit einem p-Kanal und n-Kanal MOS-Transistor in der Endstufe, Fig. 3 shows an inventive inverting driver circuit with a p-channel and n-channel MOS transistor in the output stage,

Fig. 4 eine erfindungsgemäße nicht invertierende Treiber schaltung mit n-Kanal MOS-Transistoren in der Endstufe und in HAND-Technik ausgeführten logischen Verknüpfun gen und Fig. 4 is a non-inverting driver circuit according to the invention with n-channel MOS transistors in the output stage and executed in logic technology logic operations and

Fig. 5 eine erfindungsgemäße nicht invertierende Treiber schaltung mit n-Kanal MOS-Transistoren in der Endstufe und in NOR-Technik ausgeführten logischen Verknüpfun gen. Fig. 5 shows a non-inverting driver circuit according to the invention with n-channel MOS transistors in the output stage and executed in NOR technology logic operations.

Dabei zeigt Fig. 1 eine erfindungsgemäße nicht invertierende Treiberschaltung, die aus einer Endstufe EPN, einem ersten Vorstufenteil NV und einem zweiten Vorstufenteil PV besteht. Die Endstufe EPN wird durch eine Reihenschaltung von einem n-Kanal MOS-Transistor und einem p-Kanal Transistor gebildet, wobei je ein erster Anschluß der MOS-Transistoren mit einem Treiberausgang TA, ein zweiter Eingang des n-Kanal MOS-Tran sistors N mit VSS und ein zweiter Anschluß des p-Kanal Transi stors P mit einer Versorgungsspannung VDD verbunden ist. Der n-Kanal MOS-Transistor N besitzt einen Gateanschluß GN und der p-Kanal MOS-Transistor P besitzt einen Gateanschluß GP. Der erste Vorstufenteil einer erfindungsgemäßen Treiberschaltung besitzt einen Eingang E1, einen Ausgang A1, einen Verriege lungseingang VE1, einen Verriegelungsausgang VA1 und im Falle einer Tristate-Treiberschaltung einen Aktivierungseingang EN1. In entsprechender Weise besitzt ein parallel zum ersten Vor stufenteil angeordneter zweiter Vorstufenteil PV einen Eingang E2, einen Ausgang A2, einen Verriegelungseingang VE2, einen Verriegelungsausgang VA2 sowie gegebenenfalls einen Aktivie rungseingang EN1. Die Eingänge E1 und E2 der beiden Vorstufen teile sind mit einem Treibereingang TE, der Ausgang A1 des ersten Vorstufenteils NV ist mit einem Gate G1 des n-Kanal MOS-Transistors und der Ausgang A2 des zweiten Vorstufenteils PV ist mit einem Gate GP des p-Kanal MOS-Transistors P verbun den. Der erste Vorstufenteil NV besteht aus einer logischen Verknüpfung 3, der der Reihe nach eine Signalverzögerungsein heit V1 und eine invertierende Treibereinheit IT1 nachgeschal tet sind. In entsprechender Weise sind dem zweiten Vorstufen teil eine logische Verknüpfung 7, eine Signalverzögerungsein heit V2 und eine invertierende Treibereinheit IT2 angeordnet. Die Signalverzögerungseinheit V1 bzw. V2 steht beispielsweise für die in der nicht idealen logischen Verknüpfungseinheit 3 bzw. 7 auftretenden Signalverzögerung, reicht diese Signalver zögerung jedoch nicht aus, kann zusätzlich jeweils eine nicht invertierende Treibereinheit für V1 bzw. V2 vorgesehen werden. Ein Ausgang der invertierenden Treibereinheit IT1 stellt den Ausgang A1 und ein Ausgang der invertierenden Treibereinheit IT2 stellt den Ausgang A2 dar. Der Verbindungspunkt zwischen der logischen Verknüpfung 3 und der Signalverzögerungseinheit V1 ist mit 11, der Verbindungspunkt zwischen der Signalverzöge rungseinheit V1 und der Treiberstufe IT1 ist mit 1 bezeichnet. Analog ist der Verbindungspunkt zwischen der logischen Ver knüpfung 7 und der Signalverzögerungseinheit V2 mit 2′ und der Verknüpfungspunkt zwischen der Signalverzögerungseinheit V2 und der Treibereinheit IT2 mit 2 bezeichnet. Der Verbindungs punkt 1 stellt den Verriegelungsausgang VA1 und der Verbindungs punkt 2 stellt den Verriegelungsausgang VA2 dar. Im Falle von Fig. 1 wird die logische Verknüpfung 3 durch ein NOR-Gatter NO, einen Inverter I1 am Ausgang der NDR-Schaltung NO und im Falle einer Tristate-Treiberschaltung einen Inverter SEN an einem Eingang des NOR-Gatters NO gebildet. Die logische Ver knüpfung 7 hingegen stellt eine UND-Verknüpfung dar und wird aus einem HAND-Gatter NA mit einem nachgeschalteten Inverter 32 gebildet. Der Eingang E1 und der Verriegelungseingang VE1 stellen Eingänge NOR-Gatters NO und der Eingang E2 und der Verriegelungseingang VE2 stellen Eingänge des HAND-Gatters NA dar. Sofern ein Aktivierungseingang EN vorgesehen ist wird dieser, wie in Fig. 1 gestrichelt angedeutet, über den Akti vierungseingang EN1 und der Inverter SEN dem NOR-Gatters NO und über den Eingang EN2 direkt dem NAND-Gatter zugeführt.Here, FIG. 1 shows a non-inverting driver circuit according to the invention, which consists of an output stage EPN, a first precursor and a second precursor part NV part PV. The output stage EPN is formed by a series connection of an n-channel MOS transistor and a p-channel transistor, each with a first connection of the MOS transistors with a driver output TA and a second input of the n-channel MOS transistor N with VSS and a second connection of the p-channel transistor P is connected to a supply voltage VDD. The n-channel MOS transistor N has a gate terminal GN and the p-channel MOS transistor P has a gate terminal GP. The first pre-stage part of a driver circuit according to the invention has an input E 1 , an output A 1 , a locking input VE 1 , a locking output VA 1 and, in the case of a tristate driver circuit, an activation input EN 1 . Correspondingly, a second pre-stage part PV arranged parallel to the first pre-stage part has an input E 2 , an output A 2 , a locking input VE 2 , a locking output VA 2 and, if appropriate, an activation input EN 1 . The inputs E 1 and E 2 of the two pre-stage parts are with a driver input TE, the output A 1 of the first pre-stage part NV is with a gate G 1 of the n-channel MOS transistor and the output A 2 of the second pre-stage part PV is with a Gate GP of the p-channel MOS transistor P verbun the. The first pre-stage part NV consists of a logic operation 3 , which in turn is followed by a signal delay unit V 1 and an inverting driver unit IT 1 . Correspondingly, the second preamplifier part is a logic operation 7 , a signal delay unit V 2 and an inverting driver unit IT 2 . The signal delay unit V 1 or V 2 stands for example for the signal delay occurring in the non-ideal logic combination unit 3 or 7 , but this signal delay is not sufficient, a non-inverting driver unit for V 1 or V 2 can additionally be provided. An output of the inverting driver unit IT 1 represents the output A 1 and an output of the inverting driver unit IT 2 represents the output A 2. The connection point between the logic operation 3 and the signal delay unit V 1 is 11 , the connection point between the signal delay unit V 1 and the driver stage IT 1 is denoted by 1 . Similarly, the connection point between the logical Ver linkage 7 and the signal delay unit V 2 with 2 'and the connection point between the signal delay unit V 2 and the driver unit 2 are denoted by IT. 2 The connection point 1 represents the locking output VA 1 and the connection point 2 represents the locking output VA 2. In the case of FIG. 1, the logic operation 3 is represented by a NOR gate NO, an inverter I 1 at the output of the NDR circuit NO and in the case of a tristate driver circuit, an inverter SEN is formed at an input of the NOR gate NO. The logic operation 7, however, represents an AND operation and is formed from a HAND gate NA with a downstream inverter 32 . The input E 1 and the locking input VE 1 represent inputs NOR gate NO and the input E 2 and the locking input VE 2 represent inputs of the HAND gate NA. If an activation input EN is provided, this is indicated as a dashed line in FIG. 1 , Via the activation input EN 1 and the inverter SEN to the NOR gate NO and via the input EN 2 directly to the NAND gate.

In Fig. 2 ist ein Zustandsübergangsdiagramm dargestellt, das zur Erläuterung eines Ausführungsbeispiels der erfindungsge mäßen Treiberschaltung dient. Das Zustandsübergangsdiagramm von Fig. 2 stellt zwei stabile Zustände 11/1 und 00/0, einen hochohmigen Zustand 01/X und einen verbotenen Zustand 10/- dar. Die Bezeichnung der Zustände hat die allgemeine Form VA2 VA1/ TA, wobei jeweils die logischen Pegel von VA1, VA2 und TA ein getragen sind, TA = x hochohmige Treibertransistoren der End stufe EPN und TA = - zwei gleichzeitig leitende MOS-Transisto ren der Endstufe EPN bedeuten. Die Beschriftung der Übergangs pfeile entspricht dabei dem logischen Pegel des Treiberein gangs TE und das Übergangsdiagramm gilt für eine Treiberschal tung ohne Aktivierungseingang oder für einen Aktivierungsein gang der mit logisch 1 belegt ist. Da es sich bei der in Fig. 1 dargestellten Treiberschaltung um eine nicht invertierende Treiberschaltung handelt bleibt der Zustand 11/1 für den Fall TE = 1 bestehen und geht für den Treibereingang TE = O in den hochohmigen Zustand 01/X über, verweilt dort für eine durch die Signalverzögerungseinheiten V1 und V2 festgelegte Zeit, geht dann in den zweiten stabilen Zustand 00/0 über. Erhält nun der Treibereingang TE eine logische 1 so erfolgt ein Über gang zum hochohmigen Zustand 01/X, der wieder für eine durch die Signalverzögerungseinheiten V1 und V2 festgelegte Zeit beibehalten wird, um dann letztlich in den ersten stabilen Zustand 11/1 überzugehen. Für den Fall daß der verbotene Zu stand 10/- vorliegen würde, so würde ein Übergang über den hochohmigen Zustand 01/X im Falle von TE = 1 in den Zustand 11/1 und im Falle von TE = O in den stabilen Zustand 00/0 erfolgen. Für den Fall daß ein Aktivierungseingang vorgesehen ist, gehen alle vier Zustände in den hochohmigen Zustand 01/X über. Im Zustand 00/0 erhält das Gate GN eine logische 1, wo durch der n-Kanal MOS-Transistor leitend wird und das Gate GP ebenfalls eine logische 1 wodurch der p-Kanal MOS-Transistor P sperrend wird. Beim Zustand 11/1 ist der p-Kanal MOS-Transi stor P-leitend und der n-Kanal MOS-Transistor N sperrend. Im hochohmigen Zustand 01/X sind beide MOS-Transistoren sperrend und im verbotenen Zustand 10/- sind beide Transistoren leitend.In Fig. 2, a state transition diagram is shown, which serves to explain an embodiment of the inventive driver circuit. The state transition diagram of FIG. 2 represents two stable states 11/1 and 00/0 , a high-resistance state 01 / X and a forbidden state 10 / -. The designation of the states has the general form VA 2 VA 1 / TA, where in each case the logical levels of VA 1 , VA 2 and TA are entered, TA = x high-impedance driver transistors of the end stage EPN and TA = - two simultaneously conducting MOS transistors of the end stage EPN. The labeling of the transition arrows corresponds to the logical level of the driver input TE and the transition diagram applies to a driver circuit without an activation input or to an activation input that is assigned logic 1. Since the driver circuit shown in FIG. 1 is a non-inverting driver circuit, the state 11/1 remains in the case of TE = 1 and changes to the high-resistance state 01 / X for the driver input TE = O, lingers there for a time determined by the signal delay units V 1 and V 2 then changes to the second stable state 00/0 . Now receives the driver input TE a logical 1 so there is a transition to the high-resistance state 01 / X, which is again maintained for a time determined by the signal delay units V 1 and V 2 , in order to then ultimately go into the first stable state 11/1 . In the event that the prohibited state would be 10 / -, a transition via the high-resistance state 01 / X in the case of TE = 1 to the state 11/1 and in the case of TE = O to the stable state 00 / 0 done. In the event that an activation input is provided, all four states change to the high-resistance state 01 / X. In state 00/0 , the gate GN receives a logic 1, where the n-channel MOS transistor conducts and the gate GP also a logic 1, which makes the p-channel MOS transistor P blocking. In state 11/1 , the p-channel MOS transistor is P-conductive and the n-channel MOS transistor N is blocking. In the high-resistance state 01 / X both MOS transistors are blocking and in the prohibited state 10 / - both transistors are conductive.

Bei der in Fig. 3 gezeigten Treiberschaltung handelt es sich um eine invertierende Treiberschaltung mit einer Endstufe EPN, die der Endstufe von Fig. 1 entspricht. Die Treiberschaltung besitzt einen ersten Vorstufenteil INV und einen zweiten Vor stufenteil IPV, die strukturell einen ähnlichen Aufbau wie die in Fig. 1 gezeigten Vorstufenteile NV bzw. PV besitzen. Die Zusammenschaltung der beiden Vorstufenteile INV und IPV und der Endstufe EPN ist mit der Zusammenschaltung von Fig. 1 identisch. Die beiden Vorstufenteile INV und IPV weisen im Ge gensatz zu den in Fig. 1 gezeigten Vorstufenteilen nicht in vertierende Verstärker NT1 und NT2 auf und eine logische Ver knüpfung 4 des ersten Vorstufenteils INV ist identisch mit der logischen Verknüpfung 7 des Vorstufenteils PV und die logische Verknüpfung 8 des zweiten Vorstufenteils IPV ist identisch mit der Logikschaltung 3 des Vorstufenteils NV.The driver circuit shown in FIG. 3 is an inverting driver circuit with an output stage EPN, which corresponds to the output stage of FIG. 1. The driver circuit has a first pre-stage part INV and a second pre-stage part IPV, which structurally have a similar structure to the pre-stage parts NV and PV shown in FIG. 1. The interconnection of the two pre-stage parts INV and IPV and the end stage EPN is identical to the interconnection of FIG. 1. In contrast to the pre-stage parts shown in FIG. 1, the two pre-stage parts INV and IPV do not have vertical amplifiers NT 1 and NT 2 and a logical linkage 4 of the first pre-stage part INV is identical to the logical combination 7 of the pre-stage part PV and the Logical link 8 of the second pre-stage part IPV is identical to the logic circuit 3 of the pre-stage part NV.

Ein Zustandsübergangsdiagramm für die in Fig. 3 gezeigte er findungsgemäße invertierende Treiberschaltung besitzt eine vergleichbare Struktur zum Zustandsübergangsdiagramm von Fig. 2, wobei allerdings die Zustände VA2 und VA1 sowie die als Parameter der Übergangspfeile angegebene Belegung des treiber eingangs TE invers zu den in Fig. 2 ausgeführten Angaben sind.A state transition diagram for the inverting driver circuit according to the invention shown in FIG. 3 has a structure comparable to the state transition diagram of FIG. 2, but states VA 2 and VA 1 as well as the assignment of the driver input TE specified as parameters of the transition arrows inverse to the ones in FIG 2 details executed. are.

Die Fig. 1 bzw. Fig. 3 besitzt eine Endstufe mit einem n-Kanal und einen p-Kanal MOS-Transistor, dies ist jedoch im Falle von Pad-Treiberschaltungen meist ungünstig, da latch-up- Schutzeinrichtungen, wie Guard-Ringe, in diesem Fall nur rela tiv aufwendig zu realisieren sind. Die im folgenden beschrie benen Ausführungsformen der erfindungsgemäßen Treiberschaltung beinhalten deshalb eine Endstufe ENN mit zwei n-Kanal MOS-Tran sistoren, die beispielsweise mit einem gemeinsamen Guard-Ring umgeben sind und nicht gegeneinander geschützt zu werden brau chen. Die in Fig. 4 und Fig. 5 gezeigten Ausführungsformen der erfindungsgemäßen Treiberschaltung weisen neben der Endstu fe ENN ebenfalls jeweils einen ersten Vorstufenteil NV1 bzw. NV1′ und einen zweiten Vorstufenteil NV2 bzw. NV2′ auf, wobei die Verschaltung der Vorstufenteile und der Endstufe wieder der Verschaltung von Fig. 1 entspricht. Die Treiberschaltung von Fig. 4 ist eine nicht invertierende Treiberschaltung de ren logische Verknüpfungen 5 und 9 in HAND-Technik ausgeführt sind. Der erste Vorstufenteil HV1 besitzt eine invertierende Treibereinheit IT1 und der zweite Vorstufenteil NV2 besitzt eine invertierende Treibereinheit 1T2. Die logische Verknüpfung 5 des ersten Vorstufenteils NV1 besteht aus einer HAND-Verknüp fung NA1, deren Ausgang mit einer Signalverzögerungseinheit V1 verbunden ist. Ein erster Eingang des HAND-Gatters NA1 ist über einen Inverter ITE mit dem Treibereingang TE verbunden. Ein zweiter Eingang des HAND-Gatters NA1 entspricht dem Verriege lungseingang VE1 und ist mit dem Verriegelungsausgang VA2 des zweiten Vorstufenteils NV2 verbunden. Bei der logischen Ver knüpfung 9 des zweiten Vorstufenteils NV2 hingegen ist der Treibereingang TE direkt mit dem Eingang eines HAND-Gatters NA2 verbunden. Ein zweiter Eingang des HAND-Gatters NA2 stellt den Verriegelungseingang VE2 des zweiten Vorstufenteils NV dar und der Ausgang des HAND-Gatters NA2 ist mit der Signalverzöge rungseinheit V2 verbunden. Im Falle einer tristate-fähigen Treiberschaltung wird ein Aktivierungseingang EN direkt mit jeweils einem weiteren Eingang der HAND-Gatter NA1 und NA2 verbunden.The FIG. 1 or FIG. 3 has a power amplifier having an n-channel and p-channel MOS transistor, but this is usually disadvantageous in the case of pad driver circuits, since latch-up protection devices, such as guard rings, in this case, they are only relatively complex to implement. The described in the following embodiments of the driver circuit according to the invention therefore include an output stage ENN with two n-channel MOS transistors, which are surrounded, for example, with a common guard ring and need not be protected against one another. The point in Fig. 4 and Fig. Embodiments of the inventive driver circuit shown 5 in addition to the Endstu also fe ENN, respectively a first precursor part NV 1 or NV 1 'and a second precursor part NV 2 or NV 2', wherein the interconnection of the precursor parts and the output stage again corresponds to the circuitry of FIG. 1. The driver circuit of FIG. 4 is a non-inverting driver circuit whose logic operations 5 and 9 are implemented in HAND technology. The first pre-stage part HV 1 has an inverting driver unit IT 1 and the second pre-stage part NV 2 has an inverting driver unit 1 T 2 . The logical link 5 of the first pre-stage part NV 1 consists of a HAND link NA 1 , the output of which is connected to a signal delay unit V 1 . A first input of the HAND gate NA 1 is connected to the driver input TE via an inverter ITE. A second input of the HAND gate NA 1 corresponds to the locking input VE 1 and is connected to the locking output VA 2 of the second pre-stage part NV 2 . With the logical linkage 9 of the second pre-stage part NV 2, however, the driver input TE is connected directly to the input of a HAND gate NA 2 . A second input of the HAND gate NA 2 represents the locking input VE 2 of the second pre-stage part NV and the output of the HAND gate NA 2 is connected to the signal delay unit V 2 . In the case of a tristate-capable driver circuit, an activation input EN is connected directly to a further input of the HAND gates NA 1 and NA 2 .

Bei dem in Fig. 5 gezeigten Ausführungsbeispiel der erfindungs gemäßen Treiberschaltung handelt es sich wieder, wie bei Fig. 4, um eine nicht invertierende Treiberschaltung, die in erster Linie als Pad-Treiberschaltung eingesetzt wird. Der Vorstufen teil NV1′ besitzt eine nicht invertierende Treibereinheit NT1 und der zweite Vorstufenteil NV2′ besitzt eine nicht invertie rende Treibereinheit NT2. Eine logische Verknüpfung 6 des ersten Vorstufenteils NV1′ sowie eine logische Verknüpfung 10 des zweiten Vorstufenteils NV2′ sind in NDR-Technik reali siert. Die logische Verknüpfung 6 besteht dabei nur aus einem NOR-Gatter NO1, dessen erster Eingang E1 direkt mit dem Trei bereingang TE verbunden ist und dessen zweiter Eingang dem Verriegelungseingang VE1 entspricht. Ein Eingang eines NDR- Gatters NO2 der logischen Schaltung 10 ist über einen Inverter ITE mit dem Treibereingang TE verbunden und das NOR-Gatter NO2 besitzt einen weiteren Eingang, der den Verriegelungsgeingang VE2 des zweiten Vorstufenteils NV2′ darstellt. Im Falle einer tristate-fähigen Treiberschaltung ist wieder, gestrichelt an gedeutet, ein Aktivierungseingang EN vorgesehen, der direkt mit einem dritten Eingang des NOR-Gatters NO1 und einem drit ten Eingang des NOR-Gatters NO2 verbunden ist. Die Funktions weise der in Fig. 4 und Fig. 5 dargestellten Treiberschal tungen ist wieder wie eingangs beschrieben, wobei jedoch zu berücksichtigen ist, daß der zweite n-Kanal Transistor N2 der Endstufe ENN eine zur Ansteuerung des p-Kanal MOS-Transistors der Endstufe EPN inverse Ansteuerung benötigt. Invertierende Pad-Treiberschaltungen können unschwer dadurch realisiert wer den, daß beispielsweise die Inverterschaltung ITE der logi schen Verknüpfung 5 entfernt wird und dafür zwischen dem Ein gang E2 und dem ersten Eingang des NAND-Gatters NA2 eingefügt wird oder daß der Inverter ITE der logischen Verknüpfung 10 entfernt wird und dafür entsprechend in der logischen Schal tung 6 zwischen dem Eingang E1 und dem ersten Eingang des NOR-Gatters NO1 eingefügt wird.The embodiment of the driver circuit according to the invention shown in FIG. 5 is again, as in FIG. 4, a non-inverting driver circuit which is used primarily as a pad driver circuit. The pre-stage part NV 1 'has a non-inverting driver unit NT 1 and the second pre-stage part NV 2 ' has a non-inverting driver unit NT 2 . A logical link 6 of the first pre-stage part NV 1 'and a logical link 10 of the second pre-stage part NV 2 ' are realized in NDR technology. The logic operation 6 consists only of a NOR gate NO 1 , whose first input E 1 is connected directly to the driver input TE and whose second input corresponds to the locking input VE 1 . An input of an NDR gate NO 2 of the logic circuit 10 is connected via an inverter ITE to the driver input TE and the NOR gate NO 2 has a further input which represents the locking input VE 2 of the second pre-stage part NV 2 '. In the case of a tristate-capable driver circuit, an activation input EN is again provided with a dashed line, which is connected directly to a third input of the NOR gate NO 1 and a third input of the NOR gate NO 2 . The function as shown in FIG. 4 and FIG. Driver scarf shown 5 obligations is again as described above, however taking into account that the second n-channel transistor N2 of the output stage ENN a for driving the p-channel MOS transistor of the Power stage EPN inverse control required. Inverting pad driver circuits can easily be realized by the fact that, for example, the inverter circuit ITE of the logic link 5 is removed and instead inserted between the input E 2 and the first input of the NAND gate NA 2 or that the inverter ITE of the logic Link 10 is removed and is accordingly inserted in the logic circuit 6 between the input E 1 and the first input of the NOR gate NO 1 .

Claims

1. Driver circuit in which a driver output (TA) each with a first connection of a first MOS transistor (N or N 1 ), an output stage (EPN or ENN) and a second transistor (P or N 2 ) of the output stage is connected ,
in which a second connection of the first MOS transistor (N or N 1 ) is connected to reference potential (VSS) and a second connection of the second MOS transistor is connected to a supply voltage (VDD),
in which an output (A 1 ) of a first pre-stage part (NV, INV, NV 1 or NV 1 ') is connected to a gate (GN or GN 1 ) of the first MOS transistor (N or N 1 ) of the output stage,
in which an output (A 2 ) of a second pre-stage part (PV, IPV, NV 2 or NV 2 ') is connected to a gate (GP or GN 2 ) of the second MOS transistor of the output stage,
in which the first pre-stage part and the second pre-stage part each have an input (E 1 or E 2 ) and a locking input (VE 1 or VE 2 ) and
in which both the input (E 1 ) of the first pre-stage part and the input (E 2 ) of the second pre-stage part are connected to a driver input (TE) of the driver circuit, characterized in that
that the first pre-stage part has a locking output (VA 1 ) which is connected to the locking input (VE 2 ) of the second pre-stage part,
and that the second pre-stage part has a locking output (VA 2 ) which is connected to the locking input (VE 1 ) of the first pre-stage part.

2. Driver circuit according to claim 1, characterized in that both the first pre-stage part and the second pre-stage part from a series connection of a logic operation ( 3 ... 6 or 7... 10 ), a signal delay unit (V 1 or V 2 ) and a driver unit (NT 1 , IT 1 or NT 2 , IT 2 ), the signal delay unit downstream of the logic operation and being connected upstream of the driver unit,
that the input (E 1 ) of the first pre-stage part is a first input and the locking input (VE 1 ) of the first pre-stage part is a second input of the logic operation ( 3 ... 6 ) of the first pre-stage part,
that the input (E 2 ) of the second pre-stage part is a first input and the locking input of the second pre-stage part is a second input of the logic operation ( 7... 10 ) of the second pre-stage part,
and that an output ( 1 ) of the signal delay unit (V 1 ) of the first pre-stage part with the locking output (VA 1 ) of the first pre-stage part and an output ( 2 ) of the signal delay unit (V 2 ) of the second pre-stage part with the locking output (VA 2 ) of the second pre-stage part.

3. Driver circuit according to claim 2, characterized ge indicates that the first MOS transistor (N) the output stage (EPN) an n-channel MOS transistor and the second MOS transistor of the output stage one p-channel MOS transistor (P) is.

4. Driver circuit according to claim 2, characterized ge indicates that the first MOS transistor (N) and the second MOS transistor (N) of the output stage (ENN) each is an n-channel MOS transistor.

5. Driver circuit according to claim 3, characterized in that the driver unit (IT 1 ) of the first pre-stage part (NV) and the driver unit (IT 2 ) of the second pre-stage part (PV) is formed from an odd number of inverting individual drivers,
that the logical combination ( 3 ) of the first pre-stage part consists of a NOR gate (NO) with a downstream inverter (I 1 ),
and that the logical combination of the second pre-stage part consists of a NAND gate (NA) with a downstream inverter (I 2 ).

6. Driver circuit according to claim 5, characterized ge indicates that an input of the NOR gate (NO) via an inverter (IEN) and an input of the NAND gate ters (NA) directly connected to an activation input (EN) are.

7. Driver circuit according to claim 3, characterized in that the driver unit (NT 1 ) of the first pre-stage part (INV) and the driver unit (NT 2 ) of the second pre-stage part (IPV) is formed from an even number of inverting individual drivers,
that the logical combination (V 1 ) of the first pre-stage part consists of a NAND gate (NA) with a downstream inverter (I 1 )
and that the logic operation (V 2 ) of the second preliminary stage consists partly of a NOR gate (NO) with a downstream inverter (I 2 ).

8. Driver circuit according to claim 7, characterized ge indicates that an input of the NOR gate (NO) via an inverter (IEN) and an input of the NAND gate ters (NA) directly connected to an activation input (EN) are.

9. Driver circuit according to claim 4, characterized in that the driver unit (IT 1 ) of the first pre-stage part (NV 1 ) and the driver unit (IT 2 ) of the second pre-stage part (NV 2 ) is formed from an odd number of inverting individual drivers,
that the logical combination ( 5 ) of the first pre-stage part consists of an inverter (ITE) and a NAND gate (NA 1 ), where at the input of the first pre-stage part via the inverter with a first input of the NAND gate and the locking input ( VE 1 ) of the first pre-stage part is connected directly to a second input of the NAND gate,
and that the logic operation ( 9 ) of the second preamplifier partly consists of a NAND gate (NA 2 ), a first input of the NAND gate input part (E 2 ) of the second preamplifier and a second input of the NAND gate Verrie gelungsingang (VE 2 ) of the second pre-stage represents.

10. Driver circuit according to claim 9, characterized in that both the first NAND gate (NA 1 ) and the second HAND gate (NA 2 ) have a third input, each of which is directly connected to an activation input (EN) is.

11. Driver circuit according to claim 4, characterized in that the driver unit (NT 1 ) of the first pre-stage part (NV 1 ') and the driver unit (NT 2 ) of the second pre-stage part (NV 2 ') is formed from an even number of inverting individual drivers ,
that the logical combination of the first pre-stage part consists of a NOR gate (NO 1 ), with a first input of the NO gate the input (E 1 ) of the first pre-stage part and a second input of the NOR gate the locking input (VE 1 ) of represents the first preliminary stage,
and that the logical combination of the second pre-stage part consists of an inverter (ITE) and a NOR gate (NO 2 ), the input (E 2 ) of the second pre-stage part via the inverter having a first input and the locking input (VE 2 ) of the second pre-stage part is directly connected to a second input of the NOR gate.

12. Driver circuit according to claim 11, characterized in that the NOR gates (NO 1 and NO 2 ) each have a third input and the third input is each directly connected to an activation input (EN).