DE4028995A1

DE4028995A1 - Uniform distribution of ATM cells to group of lines - selecting line for each cell with lowest preceded load

Info

Publication number: DE4028995A1
Application number: DE19904028995
Authority: DE
Inventors: Stefan Dipl Ing Wahl; Bozo Dipl Ing Cesar; Bodo Dipl Ing Pfeiffer
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1990-09-13
Filing date: 1990-09-13
Publication date: 1992-03-19
Also published as: AU645122B2; AU8353091A

Abstract

For each ATM cell that line is selected which has been least loaded by a preceding cell. Pref. with lines with allocated buffer memories, where content has been detected, and with lines of one group, these lines are selected whose buffer memory shows the lowest content. From two concerned lines, the one which has been left out during the last selection is selected. Groups of more than two lines may be divided into two subgroups with approx identical number of lines, and each subgroup with more than two lines may be again subdivided. Of two subgroups concerned the one omitted during previous selection may be selected. ADVANTAGE - Improved grouping and selection based on outgoing traffic.

Description

Die Erfindung betrifft ein Verfahren (Anspruch 1) und eine Schaltungsanordnung (Anspruch 6) zum gleichmäßigen Aufteilen von ATM-Zellen auf eine Gruppe von Leitungen.The invention relates to a method (claim 1) and Circuit arrangement (claim 6) for evenly dividing ATM cells on a group of lines.

Ein solches Verfahren und eine solche Schaltungsanordnung sind bekannt aus J.S. Turner, "Design of a Broadcast Packet Network", veröffentlicht in "Proceedings of INFOCOM ′86", April 1986, Seiten 667 bis 675.Such a method and such a circuit arrangement are known from J.S. Turner, "Design of a Broadcast Packet Network", published in "Proceedings of INFOCOM ′86", April 1986, pages 667 to 675.

Unter der Überschrift "Link Groups" wird in der genannten Veröffentlichung berichtet, daß innerhalb eines ATM-Koppelnetzes mehrere Leitungen zu Gruppen zusammengefaßt werden. Die Leitungen einer Gruppe müssen dasselbe Ziel haben. Der Verkehr wird auf alle Leitungen einer Gruppe gleich aufgeteilt. Hierzu werden die für eine Gruppe bestimmten ATM-Zellen zyklisch auf die Leitungen der Gruppe aufgeteilt.Under the heading "Link Groups" is mentioned in the Publication reports that within an ATM switching network several lines can be combined into groups. The lines a group must have the same goal. Traffic is on everyone Lines of a group divided equally. For this, the for a Group certain ATM cells cyclically on the lines of the group divided up.

Der Begriff ATM (ATM = Asynchronous Transfer Mode) soll im vorliegenden Fall als Möglichkeit der Weitergabe von Information angesehen werden, bei der die Information in gleich lange oder ungleich lange Teile zerlegt und jeweils mit einem Kopfteil als Folge von Paketen oder Zellen weitergegeben wird. Auch die Weitergabe kurzer Informationen in ungeteilter Form erfolgt, z. B. für systeminterne Steuerzwecke, durch solche ATM-Zellen.The term ATM (ATM = Asynchronous Transfer Mode) is intended in the present case as a way of passing on information are viewed in which the information is in the same length or disassembled parts of different lengths and each with a head part as Sequence of packets or cells is passed on. Also the Short information is passed on in undivided form, e.g. B. for internal control purposes, by such ATM cells.

Bei zyklischer Aufteilung der ATM-Zellen auf die Leitungen einer Gruppe kann sich dadurch eine ungleiche Belastung der Leitungen ergeben, daß die Zellen ungleich lang sind. Es gibt auch noch andere Gründe, um Leitungen zu einer Gruppe zusammenzufassen. Dabei kann es dann erforderlich sein, größere und kleinere Gruppen zu bilden, wobei die kleineren Gruppen Bestandteile von größeren Gruppen sind. So kann beispielsweise eine Zweiergruppe zusammen mit einer weiteren Zweiergruppe eine Vierergruppe bilden. Werden nun sowohl die für eine der Zweiergruppen bestimmten ATM-Zellen zyklisch auf diese Leitungen aufgeteilt, als auch die für die Vierergruppe bestimmten ATM-Zellen zyklisch auf die vier Leitungen aufgeteilt, so werden die beiden Leitungen, die beiden Gruppen gemeinsam sind, stärker belastet als die anderen.With cyclic distribution of the ATM cells on the lines of one Group can experience an uneven load on the lines show that the cells are not the same length. There are others too Reasons to combine lines in a group. It can then it may be necessary to form larger and smaller groups, the smaller groups being part of larger groups. For example, a group of two together with another Group of two form a group of four. Are now both for one of the groups of two cyclically determined ATM cells on these Lines divided, as well as those intended for the group of four ATM cells are divided cyclically over the four lines, so the two lines that are common to both groups, stronger burdened than the others.

Die vorliegende Erfindung löst dieses Problem durch ein Verfahren nach der Lehre des Anspruchs 1 und eine Schaltungsanordnung nach der Lehre des Anspruchs 6.The present invention solves this problem by a method according to the teaching of claim 1 and a circuit arrangement according to the Teaching of claim 6.

Der Grundgedanke dabei ist, die Aufteilung nicht vom ankommenden Verkehr her durchzuführen, sondern vom abgehenden Verkehr her, indem von den infragekommenden Leitungen jeweils diejenige ausgewählt wird, die zuletzt am wenigsten belastet wurde.The basic idea is not to divide the incoming one To carry out traffic, but from outgoing traffic by one of the respective lines selected the least burdened recently.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.Further advantageous embodiments of the invention are the See subclaims.

Die in den Unteransprüchen genannten Maßnahmen können je für sich oder auch in Kombination angewendet werden. Für den Fall, daß den Leitungen Pufferspeicher zugeordnet sind, wird eine Lösung bevorzugt, bei der primär der Füllstand der Pufferspeicher für die Auswahl ausgewertet wird und sekundär, bei gleichem Füllstand, von je zwei Leitungen diejenige ausgewählt wird, die zuletzt nicht ausgewählt wurde. Selbst wenn beim Füllstand der Pufferspeicher nur die Zahl der enthaltenen ATM-Zellen berücksichtigt wird und nicht deren Länge, so geht die Länge der Zellen doch in die Auswertung ein, weil sich dann bei längeren Zellen der Füllstand langsamer ändert als bei kürzeren Zellen. Diese Lösung erweist sich auch dann von Vorteil, wenn die Leitungen unterschiedliche Kapazitäten aufweisen. Dies kann durch unterschiedliche Übertragungsgeschwindigkeiten auf den Leitungen oder dadurch bedingt sein, daß von der empfangenden Stelle die Übertragung in irgend einer Weise (z. B. durch Anforderungen oder "Hand shaking") beeinflußt wird.The measures mentioned in the subclaims can each be done individually or can also be used in combination. In the event that Lines associated with buffer storage will be a solution preferred, where the filling level of the buffer storage for the Selection is evaluated and secondary, at the same level, by Two lines are selected, the one that is not last was selected. Even if the buffer storage only at the fill level the number of contained ATM cells is taken into account and not their length, the length of the cells goes into the evaluation because the fill level slows down with longer cells changes than with shorter cells. This solution also proves itself an advantage if the lines have different capacities exhibit. This can be done through different Transmission speeds on the lines or as a result be that from the receiving agency the transmission in any a way (e.g. through requests or "hand shaking") being affected.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Zuhilfenahme der beiliegenden Zeichnungen weiter erläutert.In the following, the invention is based on exemplary embodiments explained with the help of the accompanying drawings.

Fig. 1 zeigt ein Blockschaltbild eines ATM-Vermittlungselements mit 8 Eingängen und 8 Ausgängen und einer erfindungsgemäßen Schaltungsanordnung zum gleichmäßigen Aufteilen von ATM-Zellen auf diese Ausgänge. Fig. 1 shows a block diagram of an ATM switching element having 8 inputs and 8 outputs and an inventive circuit arrangement for uniform apportionment of ATM cells on these outputs.

Fig. 2 zeigt den Kern dieser Schaltungsanordnung in größerer Ausführlichkeit. Fig. 2 shows the core of this circuitry in greater detail.

Fig. 3 zeigt den inneren Aufbau einer mehrfach benötigten Vergleichsschaltung. Fig. 3 shows the internal structure of a multiple comparison circuit.

Das in Fig. 1 gezeigte ATM-Vermittlungselement weist acht Eingänge I1, ..., I8, einen Multiplexer Mx, eine Einheit Hp zum Erkennen von Zellköpfen, einen Pufferspeicher PS, einen Demultiplexer Dx, acht Ausgänge 01, ..., 08, eine Speicherverwaltungseinheit SV, einen Block RL für die Wegewahl, eine Auswerteeinheit AE, acht FIFOs F1, ..., F8, und einen weiteren Multiplexer FMx auf. The ATM switching element shown in FIG. 1 has eight inputs I 1 , ..., I 8 , a multiplexer Mx, a unit Hp for recognizing cell heads, a buffer memory PS, a demultiplexer Dx, eight outputs 01 , ..., 08 , a memory management unit SV, a block RL for route selection, an evaluation unit AE, eight FIFOs F 1 , ..., F8 , and another multiplexer FMx.

Im vorliegenden Beispiel wird davon ausgegangen, daß die Datenströme, d. h. die zu vermittelnden ATM-Zellen, im Vermittlungselement zu L Bit parallelisiert sind und auch in Blöcken zu je L Bit im Pufferspeicher PS zwischengespeichert werden. Die hierfür erforderlichen Synchronisationseinrichtungen, Serien-Parallel-Wandler und Parallel-Serien-Wandler sind nicht eingezeichnet. Für L sind derzeit Zahlenwerte in der Größenordnung L=50 im Gespräch. Die Zahl der Ein- und Ausgänge ist hier nur beispielhaft gewählt. Tatsächlich sind Vermittlungselemente mit je 16 oder gar je 32 Ein- und Ausgängen in der Entwicklung. Hinzu kommt dann noch ein interner Eingang und ein interner Ausgang, durch die es ermöglicht wird, im Vermittlungselement erzeugte Steuerdaten am Multiplexer Mx in den Eingangsdatenstrom einzufügen, um sie an einem beliebigen Ausgang auszugeben oder von einem beliebigen Eingang kommende Steuerdaten am Demultiplexer Dx dem Ausgangsdatenstrom zu entnehmen und für interne Zwecke auszuwerten. Dies ist nicht Gegenstand der vorliegenden Erfindung und auch nicht zwingend für ein derartiges Vermittlungselement. Es ist in der Zeichnung nicht enthalten und auch nicht weiter beschrieben.In the present example it is assumed that the Data streams, i. H. the ATM cells to be switched, in Switching element are parallelized to L bits and also in blocks for each L bit are buffered in the buffer memory PS. The synchronization devices required for this, Series-parallel converters and parallel-series converters are not drawn. Numerical values for L are currently of the order of magnitude L = 50 in conversation. The number of inputs and outputs is only here chosen as an example. In fact, mediation elements with each 16 or even 32 inputs and outputs in development. Come in addition then an internal input and an internal output through which it is possible to control data generated in the switching element on Multiplexer Mx to insert in the input data stream to be connected to a output any output or from any input incoming control data at the demultiplexer Dx to the output data stream remove and evaluate for internal purposes. this is not Object of the present invention and also not mandatory for such a mediation element. It is not in the drawing included and also not described further.

Die Eingänge I1, ..., I8 werden, gesteuert von der Speicherverwaltungseinheit SV, durch den Multiplexer Mx zyklisch abgefragt und die Zellen in Blöcken zu je L Bit im Pufferspeicher PS abgespeichert. Die Ausgabe aus dem Pufferspeicher PS wird ebenfalls durch die Speicherverwaltungseinheit SV gesteuert und zwar derart, daß nach zyklischem Aufteilen auf die einzelnen Ausgänge 01, ..., 08 durch den Demultiplexer Dx sich die richtigen Ausgangsströme ergeben.The inputs I 1 ,..., I 8 , controlled by the memory management unit SV, are polled cyclically by the multiplexer Mx and the cells are stored in blocks of L bits in the buffer memory PS. The output from the buffer memory PS is also controlled by the memory management unit SV in such a way that, after cyclical distribution to the individual outputs 01 , ..., 08 , the correct output currents result from the demultiplexer Dx.

Im vorliegenden Beispiel erfolgt die Vermittlungstätigkeit durch die richtige Verarbeitung der Adressen, unter denen die zu vermittelnden Zellen im Pufferspeicher abgespeichert sind. Damit kann der zur Verfügung stehende Speicherplatz am besten ausgenutzt werden. Prinzipiell könnten aber die Zellen selbst in den FIFOs gespeichert werden und nicht deren Adressen, wie dies im vorliegenden Beispiel der Fall und noch zu beschreiben ist. In the present example, the mediation activity is carried out by correct processing of the addresses at which to be conveyed Cells are stored in the buffer memory. So that the Available storage space can be best used. In principle, however, the cells themselves could be stored in the FIFOs and not their addresses, as in this example the case and still to be described.

Die Einheit Hp zum Erkennen von Zellköpfen erkennt ankommende Zellköpfe, meldet diese an die Speicherverwaltungseinheit SV weiter und gibt deren für die Wegewahl entscheidenden Inhalt an den Block RL für die Wegewahl. Die Speicherverwaltungseinheit SV sucht einen freien Speicherbereich im Pufferspeicher PS, legt die Adresse hierfür an den Pufferspeicher an und gibt sie gleichzeitig über die Leitung "FIFO Data in" an die Eingänge aller acht FIFOs. Der Block RL für die Wegewahl wählt aufgrund des Inhalts des Zellkopfs die für die Ausgabe in Frage kommenden oder vorgesehenen Ausgänge aus. Diese Ausgänge werden in Form einer Maske MASK an die Auswerteeinheit AE weitergemeldet. Weiter erhält die Auswerteeinheit AE den Zweierlogarithmus der ausgewählten Bündelgröße RGS mitgeteilt. Aus diesen Angaben und aus den von den FIFOs gemeldeten Zählerständen C1, ..., C8 wird eines der FIFOs F1, ..., F8 oder auch mehrere ausgewählt und über die Auswahlleitungen SEL1, ..., SEL8 zur Übernahme der angelegten Adresse veranlaßt.The unit Hp for recognizing cell heads detects incoming cell heads, reports them to the memory management unit SV and passes their content, which is decisive for the routing, to the block RL for the routing. The memory management unit SV searches for a free memory area in the buffer memory PS, applies the address for this to the buffer memory and at the same time gives it to the inputs of all eight FIFOs via the line "FIFO Data in". The block RL for the routing selects the outputs which are or are intended for the output on the basis of the content of the cell header. These outputs are reported to the evaluation unit AE in the form of a MASK mask. The evaluation unit AE also receives the log of two of the selected bundle size RGS. One of the FIFOs F 1 , ..., F 8 or more is selected from this information and from the counter readings C 1 , ..., C 8 reported by the FIFOs and via the selection lines SEL 1 , ..., SEL 8 prompted to take over the created address.

Durch die getrennte Angabe einer Bündelgröße RGS und der Maske MASK wird im vorliegenden Fall nicht nur die Verarbeitung in der Auswerteeinheit AE einfacher; es besteht außerdem die Möglichkeit, eine Zelle an mehreren Ausgängen auszugeben. Ist die Zahl der durch die Maske MASK angegebenen Ausgänge größer als die vorgegebene Bündelgröße RGS, so erfolgt in jedem ausgewählten Bündel dieser Größe eine Ausgabe. Sind durch die Bündelgröße RGS Zweierbündel vorgegeben, von der Maske MASK aber alle vier Ausgänge von zwei Zweierbündeln angegeben, so erfolgt an je einem Ausgang dieser zwei Zweierbündel eine Ausgabe und damit eine Duplizierung der eben ankommenden Zelle.By separately specifying a bundle size RGS and the mask MASK In the present case, not only the processing in the Evaluation unit AE easier; there is also the possibility output a cell at several outputs. Is the number of by the mask MASK specified outputs larger than the specified Bundle size RGS, this occurs in each selected bundle Size an issue. Due to the bundle size RGS are bundles of two given by the mask MASK but all four outputs of two Specified bundles of two, these two take place at one output A bundle of two an edition and thus a duplication of the just incoming cell.

Falls die Zellen länger sind als L Bits, so hat die Speicherverwaltungseinheit SV dafür zu sorgen, daß die Adressen der hierfür im Pufferspeicher PS ausgewählten Speicherbereiche bei der Ausgabe einander wieder zugeordnet werden können. Dies kann durch interne Maßnahmen in der Speicherverwaltungseinheit SV erfolgen oder auch dadurch, daß auch die Folgeadressen in die FIFOs eingegeben werden.If the cells are longer than L bits, the has Memory management unit SV to ensure that the addresses of the memory areas selected for this purpose in the buffer memory PS Output can be assigned to each other again. This can be done by internal measures take place in the memory management unit SV or also in that the following addresses are also entered in the FIFOs will.

Die Umsetzung der Inhalte der Zellköpfe im Block RL für die Wegewahl erfolgt entweder aufgrund von Algorithmen oder aufgrund von Tabellen. Dabei können Tabellen entweder unveränderbar vorgegeben sein oder auch durch Steuersignale laufend oder jeweils bei der Inbetriebnahme frei wählbar sein.The implementation of the contents of the cell heads in the block RL for the routing takes place either on the basis of algorithms or on the basis of Tables. Tables can either be specified unchangeably be or also continuously by control signals or at each Commissioning can be freely selected.

Die Ausgabe der Zellen wird durch die Speicherverwaltungseinheit SV derart gesteuert, daß am Ausgang des Pufferspeichers PS ein Zeitmultiplexsignal entsteht, das nach zyklischer Aufteilung im Demultiplexer Dx an den Ausgängen die gewünschte Zellfolge entstehen läßt. Die diskontinuierlichen Datenströme an den Ausgängen des Demultiplexers können durch Pufferspeicher, insbesondere im Zusammenhang mit Parallel-Serien-Wandlern, in kontinuierliche Datenströme verwandelt werden. Zumindest bei Zellanfängen muß durch die Speicherverwaltungseinheit SV über den weiteren Multiplexer FMx aus demjenigen FIFO eine Adresse eines Speicherbereichs abgerufen werden, das demjenigen Ausgang zugeordnet ist, an dem die nächste Ausgabe erfolgen soll. Ist ein FIFO leer, so muß dies erkannt und eine Leerzelle ausgegeben werden.The output of the cells is done by the memory management unit SV controlled such that a at the output of the buffer memory PS Time division multiplex signal arises, which after cyclical division in Demultiplexer Dx the desired cell sequence arise at the outputs leaves. The discontinuous data streams at the outputs of the Demultiplexers can by buffer memory, especially in Connection with parallel-series converters, in continuous Data streams are transformed. At least at the beginning of the cell the memory management unit SV via the further multiplexer FMx an address of a memory area is retrieved from that FIFO assigned to the exit at which the next Output should take place. If a FIFO is empty, this must be recognized and an empty cell can be output.

Anhand der Fig. 2 wird nun die Auswahl eines der FIFOs und damit eines Ausgangs näher erläutert.The selection of one of the FIFOs and thus an output will now be explained in more detail with reference to FIG. 2.

Fig. 2 zeigt die acht FIFOs F1, ..., F8, mehrere in drei Stufen angeordnete Vergleichsschaltungen CPA, CPD, CPI, CPII und CP, einen Multiplexer BMx und eine Achtfach-Und-Schaltung AU. Die vier FIFOs F3, ..., F6 sowie zwei weitere, diesen vier FIFOs zugeordnete Vergleichsschaltungen CPB und CPC und die zugehörige Beschaltung sind nur durch Punkte angedeutet. Fig. 2 shows the eight FIFOs F 1, ..., F 8, a plurality arranged in three stages comparison circuits CPA, CPD, CPI, CPII and CP, a multiplexer BMx and an eight-input AND circuit AU. The four FIFOs F 3 , ..., F 6 and two further comparison circuits CPB and CPC assigned to these four FIFOs and the associated wiring are only indicated by dots.

Je zwei FIFOs ist eine Vergleichsschaltung in der ersten Stufe zugeordnet, je zwei Vergleichsschaltungen der ersten und zweiten Stufe ist eine Vergleichsschaltung der nächsthöheren Stufe zugeordnet. Jedes FIFO kann einzeln ausgewählt werden; die Vergleichsschaltungen der ersten Stufe stehen für je ein Zweierbündel; die Vergleichsschaltungen der zweiten Stufe stehen für je ein Viererbündel; die Vergleichsschaltung der dritten Stufe steht für ein Achterbündel, besorgt also die Auswahl von einem der acht Ausgänge. Eine Erweiterbarkeit auf 16, 32 oder gar 64 Ausgänge ist offensichtlich.Two FIFOs are comparison circuits in the first stage assigned, two comparison circuits each of the first and second Level is a comparison circuit of the next higher level assigned. Each FIFO can be selected individually; the Comparative circuits of the first stage stand for each Bundle of two; the comparison circuits of the second stage stand for a bundle of four each; the comparison circuit of the third stage is for a bundle of eight, so choose one of the eight Exits. It can be expanded to 16, 32 or even 64 outputs obviously.

Soll, wie eingangs erwähnt, zusätzlich ein Steuerkanal auswählbar sein, so muß dies von der Speicherverwaltungseinheit SV direkt bearbeitet werden, da eine Bündelung des Steuerkanals mit einem der anderen Kanäle nicht in Frage kommt.As mentioned at the beginning, a control channel should also be selectable must be directly from the memory management unit SV can be processed because the control channel is bundled with one of the other channels is out of the question.

Ist die Zahl der Ausgänge ausnahmsweise keine Zweierpotenz, so kann dies dadurch berücksichtigt werden, daß einzelne FIFOs oder Vergleichsschaltungen einer niederen Stufe in ihrer Zuordnung eine oder mehrere Vergleichsschaltungen überspringen und direkt Vergleichsschaltungen einer höheren Stufe zugeordnet sind.If, by way of exception, the number of outputs is not a power of two, then this can be taken into account by the fact that individual FIFOs or Comparison circuits of a lower level in their assignment one skip one or more comparison circuits and directly Comparator circuits are assigned to a higher level.

Jedes FIFO gibt einen Zählerstand C1, ..., C8 an die ihm zugeordnete Vergleichsschaltung weiter. Im vorliegenden Ausführungsbeispiel wird der Füllstand der FIFOs jeweils als 5-Bit-Binärwort festgestellt und weitergegeben. Im einfachsten Fall wird damit die Anzahl der im FIFO besetzten Speicherzellen angegeben. Dies entspricht dann der Zahl von Zellen, die zur Ausgabe am zugehörigen Ausgang bereitstehen. Für den Fall, daß die Zellen unterschiedlich lang sind, macht sich dies dann zwar nicht im Zählerstand direkt bemerkbar, da bei kurzen Zellen der Zählerstand aber schneller abnimmt als bei langen Zellen, wird die Zellänge dennoch in gewissem Maß berücksichtigt.Each FIFO forwards a counter reading C 1 , ..., C 8 to the comparison circuit assigned to it. In the present exemplary embodiment, the fill level of the FIFOs is determined and passed on as a 5-bit binary word. In the simplest case, the number of memory cells occupied in the FIFO is specified. This corresponds to the number of cells that are available for output at the associated output. In the event that the cells are of different lengths, this is not immediately noticeable in the meter reading, but since the meter reading in short cells decreases faster than in long cells, the cell length is nevertheless taken into account to a certain extent.

Eine genauere Berücksichtigung der Zellänge kann dann erfolgen, wenn diese von der Speicherverwaltungseinheit jeweils mit an die FIFOs gemeldet und dort durch Addition bei der Eingabe und Subtraktion bei der Ausgabe berücksichtigt wird. The cell length can be taken into account more precisely if these from the memory management unit to the FIFOs reported and there by adding when entering and subtracting the output is taken into account.

Anstatt jeweils den vollen Zählerstand weiterzugeben, könnten auch zwei oder drei der jeweils höchstwertigen Bits als vereinfachter Zählerstand weitergegeben werden. Auch ein abgeleiteter Zählerstand etwa mit zwei Bits, die den vollen oder den leeren Zustand und ein oder zwei Zwischenstände angeben können, oder selbst ein einzelnes Bit mit der Bedeutung voll/nicht voll oder leer/nicht leer ist möglich. Prinzipiell ändert sich dadurch nichts.Instead of passing on the full meter reading, you could too two or three of the most significant bits as simplified Meter reading can be passed on. Also a derived counter reading about with two bits, the full or the empty state and one or two intermediate scores, or even a single one Bit meaning full / not full or empty / not empty possible. In principle, nothing changes.

Jede Vergleichsschaltung wählt von den beiden an ihr anliegenden Zählerständen den niedrigeren aus und gibt diesen an die ihr zugeordnete Vergleichsschaltung der nächsthöheren Stufe weiter. Die Vergleichsschaltung CPA beispielsweise wählt aus den Zählerständen C1 und C2, die von den FIFOs F1 und F2 kommen, den niedrigeren aus und gibt diesen als Zählerstand CA an die übergeordnete Vergleichsschaltung CPI weiter. Die Vergleichsschaltungen CPB, CPC und CPD bilden entsprechend die Zählerstände CB, CC und CD. Die Vergleichsschaltungen CPI und CPII bilden die Zählerstände CI und CII und geben sie an die Vergleichsschaltung CP weiter.Each comparison circuit selects the lower counter reading from it and passes it on to the comparison circuit of the next higher level assigned to it. The comparison circuit CPA, for example, selects the lower ones from the counter readings C 1 and C 2 , which come from the FIFOs F 1 and F 2 , and forwards this as counter reading CA to the higher-level comparison circuit CPI. The comparison circuits CPB, CPC and CPD form the counter readings CB, CC and CD accordingly. The comparison circuits CPI and CPII form the counter readings CI and CII and pass them on to the comparison circuit CP.

Die Vergleichsschaltungen geben weiter auf Ergebnisleitungen BA, ..., BD, BI, BII und B das jeweils ausgewählte FIFO an die übergeordneten Vergleichsschaltungen und an den Multiplexer BMx weiter. An den Eingängen des Multiplexers BMx sehen die Signale von den Ergebnisleitungen BA, ..., B beispielsweise wie folgt aus:The comparison circuits pass on result lines BA, ..., BD, BI, BII and B the selected FIFO to the higher-level comparison circuits and to the multiplexer BMx continue. The signals of see at the inputs of the multiplexer BMx the result lines BA, ..., B, for example, as follows:

10010110
10000100
0000010010010110
10000100
00000100

An einem weiteren Eingang mit ebenfalls acht Bit wird ständig das SignalAt a further input with also eight bits, this is constantly signal

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angelegt. created.

Der Multiplexer BMx wählt aus diesen vier Signalen das der vorgegebenen Bündelgröße RGS entsprechende Signal aus. Aus dem ausgewählten Signal und der Maske MASK wird in der Achtfach-Und-Schaltung AU von den zulässigen FIFOs dasjenige mit dem geringsten Zählerstand über die Auswahlleitungen SEL1, ..., SEL8 angewählt. Je nach Zusammenspiel von Bündelgröße RGS und Maske MASK werden auch mehrere FIFOs und damit Ausgänge angewählt. Beispiele:The multiplexer BMx selects the signal corresponding to the predetermined bundle size RGS from these four signals. From the selected signal and the MASK mask, the one with the lowest counter reading is selected in the eightfold AND circuit AU from the permitted FIFOs via the selection lines SEL 1 , ..., SEL 8 . Depending on the interaction of bundle size RGS and mask MASK, several FIFOs and thus outputs are selected. Examples:

RGS=1:
11111111    Ausgang BMx
01110000    MASK
01110000    ausgewählte FIFOsRGS = 1:
11111111 BMx output
01110000 MASK
01110000 selected FIFOs

RGS=2:
10010110    Ausgang BMx
11110000    MASK
10010000    ausgewählt FIFOsRGS = 2:
10010110 BMx output
11110000 MASK
10010000 selected FIFOs

RGS=4:
10000100    Ausgang BMx
00001111    MASK
00000100    ausgewähltes FIFORGS = 4:
10000100 output BMx
00001111 MASK
00000100 selected FIFO

Die Auswahlleitungen SEL1, ..., SEL8 werden auch an die den FIFOs zugeordneten Vergleichsschaltungen angelegt. Diese bilden daraus Signale, die über Auswahlleitungen SELA, ..., SELD an die Vergleichsschaltungen CPI und CPII weitergegeben, dort ausgewertet und über Auswahlleitungen SELI und SELII an die Vergleichsschaltung CP weitergegeben werden. Damit wird erreicht, wie noch zu zeigen ist, daß unter sonst gleichen Voraussetzungen zwischen zwei in Frage kommenden Ausgängen abgewechselt wird.The selection lines SEL 1 , ..., SEL 8 are also applied to the comparison circuits assigned to the FIFOs. These form signals which are forwarded to the comparison circuits CPI and CPII via selection lines SELA,... SELD, evaluated there and passed on to the comparison circuit CP via selection lines SELI and SELII. It is thus achieved, as can still be shown, that, under otherwise identical conditions, there is an alternation between two possible outputs.

Fig. 3 zeigt den inneren Aufbau einer Vergleichsschaltung. Die Zeichnung ist aus sich heraus verständlich und wird deshalb nicht im Detail beschrieben. Ein Schaltungsteil stellt fest, ob die beiden angelegten Zählerstände, hier CA und CB, gleich sind oder nicht. Bei Gleichheit wird mittels eines Multiplexers VMx das in einem Flipflop FF abgespeicherte negierte Ergebnis der letzten Auswertung ausgewählt. Bei Ungleichheit wird mittels desselben Multiplexers VMx das in einem anderen Schaltungsteil ermittelte Vergleichsergebnis ausgewählt. Das Ausgangssignal des Multiplexers VMx dient dazu, mittels eines Multiplexers CMx den niedrigeren der beiden Zählerstände durchzuschalten. Es dient weiter dazu, eine Maske zu bilden, mit der aus den Signalen auf den Ergebnisleitungen BA und BB die Signale auf den Ergebnisleitungen BI bestimmt werden, und es dient drittens dazu, dann im Flipflop FF in negierter Form abgespeichert zu werden, wenn einer der zugeordneten Ausgänge, hier der Ausgänge 01, ..., 04, tatsächlich ausgewählt wurde. Fig. 3 shows the internal structure of a comparison circuit. The drawing is self-explanatory and is therefore not described in detail. A circuit section determines whether the two meter readings created, here CA and CB, are the same or not. In the case of equality, the negated result of the last evaluation stored in a flip-flop FF is selected by means of a multiplexer VMx. In the event of inequality, the comparison result determined in another circuit part is selected using the same multiplexer VMx. The output signal of the multiplexer VMx is used to switch through the lower of the two counter readings by means of a multiplexer CMx. It also serves to form a mask with which the signals on the result lines BI are determined from the signals on the result lines BA and BB, and thirdly serves to store them in negated form in the flip-flop FF if one of the assigned outputs, here outputs 01 , ..., 04 , was actually selected.

Das vorliegend beschriebene Ausführungsbeispiel hat auch den Vorteil, sehr schnell zu sein. Zeitbestimmend sind ausschließlich die Laufzeiten in den verschiedenen Vergleichsschaltungen. Das Ergebnis steht für alle Stufen nahezu gleichzeitig und sofort zur Verfügung. Der Zeitpunkt, zu dem die FIFOs tatsächlich Eingangsdaten übernehmen sollen, kann durch die Maske MASK bestimmt werden.The embodiment described here also has the Advantage of being very fast. Time is exclusive the runtimes in the different comparison circuits. The The result is available for all levels almost simultaneously and immediately Available. The time at which the FIFOs actually receive input data can take over, can be determined by the mask MASK.

Ob die auf die Ausgänge 01, ... 08 aufzuteilenden Zellen wie im beschriebenen Beispiel von verschiedenen Eingängen herkommen, ist für die vorliegende Erfindung ohne Bedeutung.Whether the cells to be divided into the outputs 01 ,... 08 come from different inputs, as in the example described, is of no importance for the present invention.

Die Bestimmung der Belastungen der einzelnen Ausgänge kann auch auf völlig andere Art als durch Ermittlung der Füllstände von Pufferspeichern erfolgen. Die Belastung kann auch durch Einrichtungen zur Verkehrsmessung ermittelt werden. Die jeweils ermittelte Verkehrslast tritt dann anstelle der Zählerstände C1, ..., C8. Die Auswertung ist unverändert. Bevorzugt werden für die Ermittlung der Belastungen solche Einrichtungen herangezogen, die für andere Zwecke schon vorhanden sind.The loads on the individual outputs can also be determined in a completely different way than by determining the fill levels of buffer stores. The load can also be determined by means of traffic measurement devices. The traffic load determined in each case then takes the place of the counter readings C 1 , ..., C 8 . The evaluation is unchanged. Devices that are already available for other purposes are preferably used to determine the loads.

Claims

1. A method for evenly dividing ATM cells into a group of lines, characterized in that for each ATM cell that line ( 01 , ..., 08 ) is selected that was least loaded by the cells preceding this cell .

2. The method according to claim 1, characterized in that for lines to which buffer memories (PS, F 1 , ..., F 8 ) are assigned, their fill level (C 1 , ..., C 8 ) is determined and that line ( 01 , ..., 08 ) is selected from a group whose assigned buffer memory has the lowest fill level.

3. The method according to claim 1, characterized in that of two eligible lines, the one is selected that the last selection was not selected.

4. The method according to claim 3, characterized in that groups with more than two lines in two subgroups with the same or approximately the same number of lines are divided that each Subgroup that has more than two lines in the same way is divided into sub-groups and that of two in question Subgroups the one that is selected in the last selection was not selected.

5. The method according to claims 2 and 3 or 2 and 4, characterized characterized in that if the fill level of the buffer memory is not the same Selection based on the fill level and that at the same fill level the buffer memory makes the selection depending on the last one Selection done.

6. Circuit arrangement for evenly dividing ATM cells into a group of lines, characterized in that a selection device (AE, RL, F 1 , ..., F 8 ) is present, which line ( 01 , ..., 08 ) selects the least stressed by the cells preceding this cell.

7. Circuit arrangement according to claim 6, characterized in that in the case of lines to which buffer memories (PS, F 1 , ..., F 8 ) are assigned, the selection device is a device for determining the fill levels (C 1 , ..., C 8 ) the buffer memory and an evaluation unit (AE), which selects the buffer memory with the lowest level and the line assigned to this buffer memory.

8. Circuit arrangement according to claim 6, characterized in that Memory elements (FF) are available, each with two lines are assigned that the memory elements have inputs (D), through which can be entered which of the two assigned lines was last selected for an ATM cell, and that one Evaluation unit (AE) is available due to the content of the Storage elements that each of the two lines releases the was not last selected.

9. Circuit arrangement according to claim 8, characterized in that Storage elements (FF) are available, each with two subgroups the same or approximately the same number of lines are assigned, that the memory elements have inputs (D) through which can be entered is which of the two assigned subgroups last for one ATM cell was selected and that the evaluation unit (AE) due to the content of the memory elements, that line selects the one that was not last selected.

10. Circuit arrangement according to claim 6, characterized in that the group so hierarchically in sub-groups and individual Lines is divided into groups and everyone Subgroup gives two choices and that the Evaluation unit (AE) simultaneously for the group and each Subgroup indicates a selection.