DE3733046A1 - Schaltungsanordnung mit einer pegelumsetzschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung mit einer Pegelumsetzschaltung deren Offenbarungsgehalt Bestandteil der vorliegenden Patentanmeldung ist.

In modernen integrierten Schaltungen wie beispielsweise in integrierten Halbleiterspeichern, insbesondere vom Typ "DRAM", sind des öfteren Schaltungsteile enthalten, die gegenüber der üblichen Versorgungsspannung überhöhte getaktete Spannungen zu schalten haben. DRAM's beispielsweise sind häufig so konstruiert, daß eine über Wortleitungsdekoder ausgewählte Wortleitung einen High-Pegel aufweist, der gegenüber der Versorgungsspannung überhöht ist. Dabei treten im Gatebereich eines Schalttransistors, der die von einem als Wortleitungsspannungs-Generator wirkenden Taktgenerator erzeugte überhöhte Spannung auf die ausgewählte Wortschaltung durchschaltet, gegenüber der überhöhten Spannung nochmals überhöhte Spannungswerte auf. Diese liegen dann in der Größenordnung der Durchbruchsspannung, die sich aufgrund der bei der Herstellung der Schaltungsanordnung zugrunde gelegten Designregeln zwischen den n⁺-diffundierten Bereichen von Source und Drain einerseits und dem p-leitenden Substrat andererseits sich ausbildenden Diodenbereiche ergibt (n-Kanal-Technologie angenommen).

Aufgabe der vorliegenden Erfindung ist es, eine möglichst einfache Schaltungsanordnung anzugeben, bei der das Auftreten der obengenannten nochmals überhöhten Spannungswerte vermieden ist.

Diese Aufgabe wird gelöst durch die gattungsgemäße Schaltungsanordnung mit den kennzeichnenden Merkmalen des Patentanspruches 1.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Die

Fig. 1 und 2 zeigen vorteilhafte Ausführungsformen der Erfindung.

Fig. 3 zeigt ein zugehöriges Impulsdiagramm.

Die Ausführungsform nach Fig. 1, die beispielsweise als Wortleitungstreiberschaltung in einem DRAM einsetzbar ist, enthält als einen wesentlichen Bestandteil die Pegelumsetzschaltung PUS nach der Hauptanmeldung. Ihre zueinander komplementären Eingangssignale A, seien Ausgangssignale eines (nicht dargestellten) Adreßdekoders. Deren Low-Pegel weisen das erste Potential VSS 0 auf. Die High-Pegel weisen das zweite Potential VDD 0 auf. Weist das Eingangssignal A den High-Pegel auf, so sei angenommen, daß die an die dargestellte Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein soll. Der Low-Pegel bedeute, daß die Wortleitung nicht ausgewählt sein solle ("active high"; eine andere Zuordnung ist selbstverständlich vorstellbar).

Als weiteren wesentlichen Bestandteil der Ausführungsform nach Fig. 1 enthält diese eine CMOS-Treiberschaltung. Sie ist der Pegelumsetzschaltung PUS nachgeschaltet. Sie enthält wenigstens einen p-Kanal-Treibertransistor TTp und einen n-Kanal-Treibertransistor TTn. Die wannenförmigen Substratbereiche aller p-Kanal- Transistoren T 3, T 4, TTp (n-Wannen-Technologie ist angenommen) sind, wie allgemein in CMOS üblich, mit dem höchsten auftretenden Potential verbunden (Latch-up-Gefahr!). Bei der erfindungsgemäßen Ausführungsform ist dies das dritte Potential VDD 1. Das Gate der p-Kanal-Treibertransistoren TTp ist mit dem komplementären Ausgangssignal der Pegelumsetzschaltung PUS verbunden.

Die Source des p-Kanal-Transistors TTp ist mit einem Taktgenerator Φ-Gen verbunden. Entsprechende Taktgeneratoren sind derzeit bereits beispielsweise in DRAM's eingesetzt. Der Taktgenerator Φ-Gen erzeugt die getaktete, überhöhte Spannung Φ WL, die an eine ausgewählte Wortleitung anzulegen ist. Der High-Pegel der Spannung Φ WL darf nicht größer sein als das dritte Potential VDD 1. Ansonsten besteht die Gefahr, daß der Latch-up-Effekt auftritt. Sollte aus irgendwelchen Gründen der High-Pegel höher gewählt werden als das dritte Potential VDD 1, so wären die wannenförmigen Substratbereiche aller p-Kanal-Transistoren T 3, T 4, TTp mit einem Generator zu verbinden, der ein festes Potential liefert, das mindestens gleich dem obengenannten High-Pegel der überhöhten Spannung Φ WL ist. Entsprechende Potentialgeneratoren sind unter Berücksichtigung der Polarität entsprechend den bislang allseits bekannten Substratvorspannungsgeneratoren konstruierbar. Der Low-Pegel der getakteten, überhöhten Spannung Φ WL ist im allgemeinen gleich dem ersten Potential VSS 0.

Die Source des n-Kanal-Treibertransistors TTn ist mit dem ersten Potential VSS 0 verbunden. Das Gate des n-Kanal-Treibertransistor TTn ist mit dem zum einen Eingangssignal der Pegelumsetzschaltung PUS komplementären Eingangssignal verbunden.

Die Drains der beiden Treibertrasistoren TTp, TTn sind miteinander verbunden. An ihnen liegt das Ausgangssignal WL der gesamten Schaltungsanordnung an.

Die vorteilhafte Auführungsform nach Fig. 2 unterscheidet sich von der nach Fig. 1 durch die zusätzliche Aufnahme weiterer p- Kanal-Transistoren Tp und/oder weiterer n-Kanal-Transistoren Tn in die Pegelumsetzschaltung PUS. Dies dient der Vermeidung von Degradationserscheinungen durch heiße Ladungsträger (heiße Löcher, heiße Elektronen, s. auch H. Terletzki, L. Risch: "Operating Conditions of Dual Gate Inverters for Hot Carrier Reduction", ESSDERC 86, Seiten 191 ff.). Ihre Anordnung innerhalb der Pegelumsetzschaltung PUS ist aus Fig. 2 ersichtlich. Ihre Gates sind mit dem zweiten Potential VDD 0 verbunden.

Fig. 3 zeigt den zeitlichen Verlauf verschiedener Signale der erfindungsgemäßen Schaltungsanordnung. Dargestellt ist der Signalverlauf während zweier Taktperioden. In der ersten Taktperiode, die vom Zeitpunkt 0T bis zum Zeitpunkt 1T dauert, soll die an die Schaltungsanordnung angeschlossene Wortleitung ausgewählt sein. Deshalb soll innerhalb dieser Taktperiode, beispielsweise im Zeitraum von t 2 bis t 3, das Ausgangssignal WL der gesamten Schaltungsanordnung den überhöhten High-Pegel aufweisen.

Der Wert der Spannungsüberhöhung wurde mit 50% der Differenz zwischen zweitem (VVD 0) und drittem Potential VVD 1 festgelegt. Er könnte, von der vorliegenden Erfindung her betrachtet, auch irgendwo zwischen 0% und 100% liegen. In der zweiten Taktperiode, die vom Zeitpunkt 1T bis zum Zeitpunkt 2T dauert, soll die angeschlossene Wortleitung nicht ausgewählt sein. Das Ausgangssignal WL solle deshalb seinen Low-Pegel aufweisen, d. h. das erste Potential VSS 0. Der Taktgenerator Φ-Gen erzeugt die getaktete, überhöhte Spannung Φ WL in jeder einzelnen Taktperiode innerhalb der Zeiträume T 2 bis t 3. Der High-Pegel der getakteten Spannung Φ WL weist dabei die obengenannte Überhöhung von 50% gegenüber dem zweiten Potential VD 0 auf.

Da die angeschlossene Wortleitung in der ersten Taktperiode ausgewählt sein soll, weist das eine Eingangssignal A im Zeitraum von t 1 und t 4 seinen High-Pegel (= zweites Potential VDD 0) auf. Entsprechend weist im selben Zeitraum das dazu komplementräre Eingangssignal seinen Low-Pegel (= erstes Potential VSS 0) auf. In der ersten Taktperiode weisen die Eingangssignale A, außerhalb des Zeitraumes von t 1 bis t 4 ihre Ruhepegel (A: Low = erstes Potential VSS 0; : High = zweites Potential VDD 0) auf, ebenso während der gesamten zweiten Taktperiode von 1T bis 2T.

Das Ausgangssignal der Pegelumsetzschaltung PUS weist denselben zeitlichen Signalverlauf auf wie das komplementäre Eingangssignal , jedoch mit einem anderen High-Pegel: Dieser wird ja durch die Pegelumsetzschaltung PUS vom zweiten Potential VDD 0 auf das dritte Potential VDD 1 umgesetzt.

In der ersten Taktperiode weist also das Ausgangssignal der Pegelumsetzschaltung PUS im Zeitraum von t 1 bis t 4 den Low-Pegel = erstes Potential VSS 0 auf. Der p-Kanal-Treibertransistor TTp läßt somit die vom Taktgenerator Φ-Gen erzeugte überhöhte, getaktete Spannung Φ WL passieren (der n-Kanal-Treibertransistor TTn ist gesperrt), die am Ausgang der Schaltungsanordnung angeschlossene Wortleitung wird mittels des Ausgangssignales WL ausgewählt.

In der zweiten Taktperiode ist während der gesamten Periodendauer der p-Kanal-Treibertransistor TTp gesperrt (Ausgangssignal ist auf dem dritten Potential VDD 1), der n-Kanal-Treibertransistor TTn hingegen leitend (das komplementäre Eingangssignal ist auf dem zweiten Potential VDD 0). Somit liegt das Ausgangssignal WL auf Low-Pegel. Die überhöhte, getaktete Spannung Φ WL ist nicht auf den Ausgang durchgeschaltet; die angeschlossene Wortleitung ist nicht ausgewählt.

Um die Gefahr des Latch-up-Effektes zu vermeiden, sind, wie bereits beschrieben, bei Realisierung in n-Wannen-Technologie die wannenförmigen Substratbereiche der p-Kanal-Transistoren T 3, T 4, TTp und Tp (soweit vorhanden) mit dem positivsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel ist dies das dritte Potential VDD 1) zu verbinden. Entsprechend sind bei Realisierung in p-Wannen-Technologie die wannenförmigen Substratbereiche der n-Kanal-Transistoren T 1, T 2, TTn und Tn (soweit vorhanden) mit dem negativsten in der erfindungsgemäßen Schaltungsanordnung vorhandenen Potential (im vorliegenden Beispiel wäre dies das erste Potential VSS 0) zu verbinden.

Dadurch, daß bei einem DRAM jeweils nur eine einzige bis maximal neun Wortleitungen (Nibble-Mode) gleichzeitig ausgewählt sind, erfolgt in Verbindung mit vorhandenen Junction-Kapazitäten zwischen den wannenförmigen Substratbereichen der p-Kanal-Transistoren T 3, T 4, TTp und dem Substrat keine gleichzeitig auftretende starke elektrische Belastung des dritten Potentials VDD 1 bei der Auswahl.

Claims (5)

1. Schaltungsanordnung mit einer Pegelumsetzschaltung gekennzeichnet durch folgende Merkmale:

• - der Pegelumsetzschaltung (PUS) ist eine CMOS-Treiberschaltung nachgeschaltet mit jeweils wenigstens einem p-Kanal-Treibertransistor (TTp) und einem n-Kanal-Treibertransistor (TTn),
• - der Substratbereich des p-Kanal-Treibertransistors (TTp) ist mit dem dritten Potential (VDD 1) verbunden,
• - das Gate des p-Kanal-Treibertransistors (TTp) ist mit dem komplementären Ausgangssignal () der Pegelumsetzschaltung (PUS) verbunden,
• - die Source des p-Kanal-Treibertransistors (TTp) ist mit einem Taktgenerator Φ-Gen) verbunden, der eine getaktete, überhöhte Spannung (Φ WL) liefert, dessen einer Pegel gleich dem ersten Potential (VSS 0) ist und dessen anderer Pegel maximal gleich dem dritten Potential (VVD 1) ist,
• - die Source des n-Kanal-Treibertransistors (TTn) ist mit dem ersten Potential (VSS 0) verbunden,
• - das Gate des n-Kanal-Treibertransistors (TTn) ist mit dem zum einen Eingangssignal (A) der Pegelumsetzschaltung (PUS) komplementären Eingangssignal ( ) verbunden,
• - die Drains der beiden Treibertransistoren (TTp, TTn) sind miteinander verbunden, an ihnen liegt das Ausgangssignal (WL) der Schaltungsanordnung an.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Pegelumsetzschaltung (PUS) zwischen jedem Transistor desjenigen Transistorpärchens (T 1, T 2), das n-Kanal-Transistoren enthält, und dem zugehörigen Verbindungspunkt ( , P) ein weiterer n-Kanal-Transistor (Tn) angeordnet ist und daß die Gates der weiteren n-Kanal-Transistoren (Tn) mit dem zweiten Potential (VVD 0) verbunden sind.

3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß bei der Pegelumsetzschaltung (PUS) zwischen jedem Transistor desjenigen Transistorpärchens (T 3, T 4), das p-Kanal-Transistoren enthält, und dem zugehörigen Verbindungspunkt ( , P) ein weiterer p-Kanal- Transistor (Tp) angeordnet ist und daß die Gates der weiteren p-Kanal-Transistoren (Tp) mit dem zweiten Potential (VDD 0) verbunden sind.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Realisierung in n-Wannen-Technologie die wannenförmigen Substratbereiche der Transistoren mit dem positivsten der in der Schaltungsanordnung auftretenden Potentiale verbunden sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer Realisierung in p-Wannen-Technologie die wannenförmigen Substratbereiche der Transistoren mit dem negativsten der in der Schaltungsanordnung auftretenden Potentiale verbunden sind.