DE3729951A1

DE3729951A1 - Cmos-ausgangsstufe

Info

Publication number: DE3729951A1
Application number: DE19873729951
Authority: DE
Inventors: Wolfgang Dipl Ing Dr Pribyl
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1987-09-07
Filing date: 1987-09-07
Publication date: 1989-06-01

Description

Die Erfindung betrifft eine CMOS-Ausgangsstufe nach dem Ober begriff des Patentanspruches 1.

Die im Hauptpatent vorgestellte CMOS-Ausgangsstufe hat den Nach teil, daß das am Ausgang der Ausgangsstufe anstehende Signal nicht exakt denselben Pegel (Versorgungspotential VDD im High- Zustand; Bezugspotential VSS im Low-Zustand) aufweist wie das entsprechende Versorgungs- bzw. Bezugspotential VDD bzw. VSS.

Hauptproblem für die Bereitstellung eines möglichst genauen Pe gels am Ausgang DO bereitet der Schutztransistor T 3. An ihm tritt in n-Kanal-Enhancement-Ausführung beim High-Pegel ein Spannungsabfall in Höhe seiner Schwellenspannung Vth auf. Dieser Wert beträgt bei Silizium mindestens 0,7 V, was bei einer Be triebsspannung (= Differenz zwischen Versorgungspotential VDD und Bezugspotential VSS) von 5 V 15% entspricht. Nachdem am p-Kanal-Transistor T 1 nur ein geringer, lastabhängiger Span nungsabfall auftritt, liegt der maximale H-Pegel des Aus gangssignales am Ausgang DO mindestens ca. 15% unter dem des Versorgungspotentials VDD.

Soll am Ausgang DO ein Low-Pegel anliegen, so erfolgt ein gewis ser lastabhängiger Spannungsabfall über die Transistoren T 2 und T 3. Dieser ist jedoch geringer als der Spannungsabfall über dem Transistor T 3 beim High-Pegel. Die Serienschaltung der Transi storen T 2 und T 3 beim Low-Pegel macht sich jedoch auch in der Schaltzeit bemerkbar.

Aufgabe der vorliegenden Erfindung ist es, die CMOS-Ausgangsstu fe nach dem Hauptpatent so weiterzubilden, daß sie die geschil derten Nachteile weitestgehend vermeidet.

Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale der Patentansprüche 1 und/oder 2.

Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.

Die Erfindung wird nun anhand der Figuren erläutert. Es zeigt

Fig. 1 eine vorteilhafte Ausgestaltung hinsichtlich des Low-Zu standes,

Fig. 2 eine vorteilhafte Ausgestaltung hinsichtlich des High-Zu standes,

Fig. 3 eine mögliche Kombination aus den Fig. 1 und 2.

Für den Low-Pegel erfolgt nach Fig. 1 eine wünschenswerte Ver besserung durch Verwenden eines Pull-down-Transistors TL zwi schen Ausgang DO und Bezugspotential VSS. Der Pull-down-Transi stor TL ist im Ausführungsbeispiel vom n-Kanal-Typ. Während der Pull-down-Transistor TL als Treibertransistor ausgelegt ist, ist der Transistor T 2 lediglich ein Steuertransistor zur Potential steuerung des Schaltungsknotens K. Durch diesen Einsatz (Strom pfad des Treiberstromes betrachtet) der Serienschaltung der Transistoren T 2 und T 3 durch einen Transistor TL werden so wohl die Schaltzeit wie auch der Low-Ausgangspegel unter Last deutlich verbessert.

Für den High-Pegel erfolgt nach Fig. 2 eine wünschenswerte Ver besserung durch Verwenden einer Serienschaltung aus einem Pull- up-Transistor TH und einem Widerstand RH. Der Pull-up-Transistor TH ist im Ausführungsbeispiel vom p-Kanal-Typ. Er weist demzu folge fast keinen Spannungsabfall auf. Der Wert des Widerstan des RH ist so bemessen, daß bei vorgegebener Versorgungsspannung im Fall der möglicherweise auftretenden Latch-up-Bedingung (eine entsprechende Überspannung ist am Ausgang DO ausgangsstufen extern eingeprägt) und auch unter sonstigen Bedingungen nur ein maximaler, begrenzter Strom fließen kann (beispielsweise 100 µA), bei dem der Latch-up-Effekt ausgangsstufenintern noch nicht auf tritt. Bei einer angenommenen Überspannung von 2 V am Ausgang DO gegenüber einem Versorgungspotential von VDD = 5 V ergibt sich somit für den Widerstand RH ein Wert von 20 kOhm. Die Bootstrap- Anordnung nach dem Hauptpatent sichert einen raschen Anstieg des High-Pegels am Ausgang. Die Serienschaltung des Pull-up-Transi stor TH und Widerstand RH hingegen sichert den High-Pegel mög lichst nahe am Versorgungspotential VDD.

Während das Gate des Pull-up-Transistors TH mit dem des p-Ka nal-Transistors T 1, und somit mit dem Eingangssignal A verbun den ist, ist das Gate des Pull-down-Transistors TL mit dem des n-Kanal-Transistors T 2 und somit mit dem Eingangssignal B ver bunden.

Fig. 3 zeigt in vorteilhafter Weiterbildung der Erfindung die Kom bination der CMOS-Ausgangsstufe mit dem Pull-up-Transistor TH und dem Widerstand RH einerseits und dem Pull-down-Transistor TL andererseits. Als besondere Ausführungsform ist diejenige ge wählt, bei der, gemäß dem Hauptpatent, die beiden komplementären Transistoren T 1, T 2 durch jeweils zwei in Serie zueinander ge schaltete Transistoren T 11, T 12; T 21, T 22 ersetzt sind. Deren Gates können paarweise jeweils zusammengeschaltet sein (Tran sistor T 11, T 12) oder getrennt (Transistoren T 21, T 22). Im letzte ren Fall liegt am Gate des Transistors T 22 das Eingangssignal B. Am Gate des Transistors T 21 liegt ein Signal Φ. Dies kann entwe der einen festen Potentialverlauf aufweisen mit einem Wert in etwa gleich dem des Versorgungspotentials VDD oder es kann ge taktet sein. Falls es getaktet ist, muß es mindestens zu den Zeitpunkten, in denen das Eingangssignal B seinen High-Pegel auf weist, ebenfalls einen High-Pegel aufweisen.

Claims

1. CMOS-Ausgangsstufe einer integrierten Schaltungsanordnung nach Patentanmeldung P 37 29 926.3, gekennzeich net durch folgende Merkmale:

- zwischen dem Bezugspotential (VSS) und dem Ausgangsanschluß (DO) der Ausgangsstufe ist ein Pull-down-Transistor (TL) an geordnet,
- dieser (TL) ist vom selben Kanaltyp wie derjenige (T 2) der zu einander komplementären Transistoren (T 1, T 2), der mit dem Be zugspotential (VSS) der Ausgangsstufe verbunden ist,
- sein Gate ist mit dem Gate desjenigen (T 2) der zueinander komplementären Transistoren (T 1, T 2) verbunden, der mit dem Bezugspotential (VSS) der Ausgangsstufe verbunden ist.

2. CMOS-Augangsstufe einer integrierten Schaltungsanordnung nach Patentanmeldung P 37 29 926.3, insbesondere nach An spruch 1, gekennzeichnet durch folgende Merkmale:

- Zwischen dem Versorgungspotential (VDD) und dem Ausgangsan schluß (DO) der Ausgangsstufe ist die Serienschaltung eines Pull-up-Transistors (TH) und eines Widerstandes (RH) angeord net,
- der Pull-up-Transistor (TH) ist vom selben Kanaltyp wie derje nige (T 1) der zueinander komplementären Transistoren (T 1, T 2), der mit dem Versorgungspotential (VDD) verbunden ist,
- sein Gate ist mit dem Gate desjenigen (T 1) der zueinander kom plementären Transistoren (T 1, T 2) verbunden, der mit dem Versorgungspotential (VDD) der Ausgangsstufe verbunden ist.

3. CMOS-Ausgangsstufe nach Anspruch 2, dadurch ge kennzeichnet, daß der Wert des Widerstandes (RH) be messen ist nach dem maximal zulässigen Strom durch den Wider stand (RH) und der maximal zulässigen Differenz zwischen externer Überspannung und dem Versorgungspotential (VDD) der Ausgangs stufe.