DE3729925A1

DE3729925A1 - Level-converting circuit

Info

Publication number: DE3729925A1
Application number: DE19873729925
Authority: DE
Inventors: Hans Peter Dipl Phys Fuchs
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1987-09-07
Filing date: 1987-09-07
Publication date: 1989-03-23

Abstract

The present invention contains two transistor pairs (T1, T2; T3, T4), the transistors of which are, in pairs, of mutually opposite conductivity type. Consequently, it is possible for one of two levels (VDD0, VSS0) of an input signal (A) and of the input signal (/A) complementary thereto to be converted into another level (VDD1, VSS1). It is possible by connecting two level-converting circuits (VC1, VC2) in series for the two levels (VSS0, VDD0) of the input signals (A, /A) to be converted into other levels (VSS1, VDD1) of the output signals (B, /B). <IMAGE>

Description

Die Erfindung betrifft eine Pegelumsetzschaltung.The invention relates to a level conversion circuit.

In der modernen Mikroelektronik gibt es verschiedene Halbleiter technologien, die mit unterschiedlichen Versorgungsspannungen und Signalpegeln arbeiten. Selbst innerhalb eines eng begrenzten Fachgebietes, wie z. B. integrierte Halbleiterspeicher, sind Be strebungen im Gange, Versorgungsspannungen und Bussignale mit unterschiedlichen Potentialen zu betreiben.Various semiconductors exist in modern microelectronics technologies with different supply voltages and signal levels work. Even within a narrowly limited Specialty, such as B. integrated semiconductor memory, Be efforts in progress, supply voltages and bus signals to operate different potentials.

Aufgabe der vorliegenden Erfindung ist es, einzelne Pegel eines Signales in Pegel umzuwandeln, die ein anderes elektrisches Potential besitzen. Aufgabe ist es weiterhin, mit einer solchen Pegelumsetzschaltung auch elektrische Potentiale auf ein anderes elektrisches Potential umsetzen zu können.The object of the present invention is to determine individual levels of a Convert signals to levels that are different electrical Have potential. The task continues to be with such Level conversion circuit also electrical potentials to another to be able to implement electrical potential.

Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale des Patentanspruches 1.This problem is solved by the characteristic features of the Claim 1.

Die Erfindung hat die Vorteile, daß mit Ausnahme eines kurzen Zeitpunktes während eines Pegelwechsels am Eingangssignal kein Querstrom fließt, d. h. daß eine möglichst geringe Verlustleistung anfällt. Sie hat weiterhin den Vorteil, daß sich sowohl der High-Pegel eines Eingangssignales wie auch sein Low-Pegel in ei nen anderen High-Pegel bzw. Low-Pegel umwandeln lassen, unabhän gig voneinander. Sie hat weiterhin den Vorteil, daß sie sich zu sammen mit der eigentlichen integrierten Schaltung eines Halblei terschaltkreises in diesem mit realisieren läßt.The invention has the advantages that, with the exception of a short one No time during a level change on the input signal Cross current flows, i.e. H. that the lowest possible power loss arises. It also has the advantage that both the High level of an input signal as well as its low level in egg have another high level or low level converted, independent gig from each other. It also has the advantage that it is too together with the actual integrated circuit of a half lead terschaltkreises can be realized in this.

Die Erfindung wird im folgenden anhand der Figuren näher erläu tert: Es zeigtThe invention is explained in more detail below with reference to the figures tert: It shows

Fig. 1 eine erfindungsgemäße Schaltungsanordnung zur Umwandlung eines High-Pegels, Fig. 1 shows a circuit arrangement of the invention for the conversion of a high level,

Fig. 2 eine erfindungsgemäße Schaltungsanordnung zur Umwandlung eines Low-Pegels, Fig. 2 shows a circuit arrangement of the invention for converting a low level,

Fig. 3 eine Kombination aus beiden und Fig. 3 shows a combination of both and

Fig. 4 zur Fig. 3 gehörige Darstellung der Pegel der einzelnen Signale. Fig. 4 belonging to Fig. 3 representation of the level of the individual signals.

Die erfindungsgemäße Darstellung nach Fig. 1 zeigt eine Pegelum setzschaltung, die es ermöglicht, unter Beibehaltung des Low- Pegels eines Eingangssignales A, der ein erstes Potential, VSS 0 genannt, darstellt, den High-Pegel dieses Signales von einem zweiten Potential, VDD 0 genannt, in ein drittes Potential, VDD 1 genannt, umzuwandeln. Wenn auch das Potential VDD 1 betragsmäßig größer als das Potential VDD 0 gewählt ist, so ist die Erfindung doch nicht auf diese Ausführung beschränkt. Das Potential VDD 1 kann durchaus betragsmäßig geringer sein als das Potential VDD 0. Die Pegelumsetzschaltung ist monolithisch integriert. Sie enthält Transistoren eines ersten Transistorpärchens T 1, T 2. Sie sind vom einen Leitungstyp, im vorliegenden Beispiel vom n-Kanal-Leitungs typ. Die Sources dieses Transistorpärchens T 1, T 2 sind mit dem er sten Potential VSS 0 verbunden. Am Gate des einen Transistors T 1 dieses Transistorpärchens liegt das Eingangssignal A an. Am Gate des anderen Transistors T 2 des ersten Transistorpärchens T 1, T 2 liegt ein zum Eingangssignal A komplementäres Eingangssignal an. Beide Eingangssignale A, weisen als Pegel das erste Poten tial VSS 0 und das zweite Potential VDD 0 auf. Bei Fig. 1 sei an genommen, daß das zweite Potential VDD 0 in ein anderes, drittes Potential VDD 1 umzuwandeln sei für die Signale A, . Dem ersten Transistorpärchen T 1, T 2 ist ein zweites Transistorpärchen T 3, T 4 nachgeschaltet. Die Transistoren dieses Transistorpärchens T 3, T 4 sind vom entgegengesetzten Leitungstyp wie die Transistoren des ersten Transistorpärchens T 1, T 2. Im vorliegenden Beispiel sind sie demzufolge vom p-Kanal-Leitungstyp. Die Drains der einen Transistoren T 1, T 3 der beiden Transistorpärchen T 1, T 2; T 3, T 4 sind über einen Verbindungspunkt miteinander verbunden. Entsprechen des gilt für die Drains der anderen Transistoren T 2, T 4 der beiden Transistorpärchen T 1, T 2; T 3, T 4. Beim zweiten Transistorpärchen T 3, T 4 sind das Gate des einen Transistors T 3 mit der Drain des ande ren Transistors T 4 und das Gate des anderen Transistors T 4 mit der Drain des einen Transistors T 3 verbunden. Die Sources des zweiten Transistorpärchens T 3, T 4 sind mit dem dritten Potential VDD 1 verbunden. Das dritte Potential VDD 1 ist gleich dem Poten tial, den der High-Pegel der umgesetzten Eingangssignale A, , nach der Pegelumsetzung Ausgangssignale B, genannt, aufweisen soll. An den Verbindungspunkten P, entstehen das Ausgangssignal B und das dazu komplementäre Ausgangssignal . Diese weisen im Low-Zustand dasselbe Potential auf wie die Eingangssignale A, . Im High-Zustand weisen sie jedoch das dritte Potential VDD 1 auf im Gegensatz zum zweiten Potential VDD 0 bei den Eingangssignalen A, . Die Funktionsweise der Schaltung nach Fig. 1 ist für den Fachmann leicht nachzuvollziehen, insbesondere anhand der ange gebenen Impulsfolgen für die einzelnen Signale.The representation according to the inventionFig. 1 shows a level setting circuit, which makes it possible, while maintaining the low Level of an input signalAwho has a first potentialVSS 0 represents the high level of this signal from one second potential,VDD 0 called into a third potential,VDD 1 called to convert. If only the potentialVDD 1 in terms of amount greater than the potentialVDD 0 is chosen, so is the invention but not limited to this version. The potentialVDD 1 may well be less than the potentialVDD 0. The level conversion circuit is integrated monolithically. It contains Transistors of a first pair of transistorsT 1,T 2nd. You are from a line type, in the present example from the n-channel line typ. The sources of this transistor pairT 1,T 2nd are with him most potentialVSS 0 connected. At the gate of one transistorT 1 this pair of transistors is the input signalA at. At the gate of the other transistorT 2nd of the first transistor pairT 1,T 2nd is an input signalA complementary input signal at. Both input signalsA, have the first poten level tialVSS 0 and the second potentialVDD 0 on. AtFig. 1 is on taken that second potentialVDD 0 in another, third potentialVDD 1 convert for the signalsA,. The first Transistor pairT 1,T 2nd is a second pair of transistorsT 3rd,T 4th downstream. The transistors of this pair of transistorsT 3rd,T 4th are of the opposite conductivity type as the transistors of the first transistor pairT 1,T 2nd. In the present example consequently of the p-channel line type. The drains of some TransistorsT 1,T 3rd of the two pairs of transistorsT 1,T 2nd;T 3rd,T 4th are via a connection point connected with each other. Correspond this applies to the drains of the other transistorsT 2nd,T 4th of both Transistor pairT 1,T 2nd;T 3rd,T 4th. The second pair of transistorsT 3rd, T 4th are the gate of one transistorT 3rd with the drain of the other ren transistorT 4th and the gate of the other transistorT 4th With the drain of a transistorT 3rd connected. The Sources of second transistor pairT 3rd,T 4th are with the third potential VDD 1 connected. The third potentialVDD 1 is equal to the pot tial, the high level of the converted input signalsA,, output signals after level conversionB, called, have should. At the connection pointsP, the output signal is generated B and the complementary output signal . These point in Low state has the same potential as the input signalsA,. In the high state, however, they have the third potentialVDD 1 on in contrast to the second potentialVDD 0 for the input signals A,. The operation of the circuit afterFig. 1 is for the Expert easy to understand, especially based on the ange given pulse trains for the individual signals.

Während bei der Ausführung nach Fig. 1 der eine Leitungstyp gleich dem n-Kanal-Leitungstyp ist (damit läßt sich der High- Pegel von Signalen transformieren), ist bei der Ausführungsform nach Fig. 2 der eine Leitungstyp vom p-Kanal-Leitungstyp. Damit läßt sich der Low-Pegel eines Signales transformieren. Bei der Ausführungsform nach Fig. 2 weisen also sowohl die Eingangssig nale A, wie auch die Ausgangssignale B, denselben High-Pegel als erstes Potential VDD 0 auf. Die Low-Pegel sind jedoch unter schiedlich: Während die Eingangssignale A, einen Low-Pegel von VSS 0 als zweites Potential aufweisen, weisen die Ausgangssigna le B, einen Low-Pegel von VSS 1 als drittes Potential auf. Die Funktionsweise nach der Ausführungsform nach Fig. 2 ist für den Fachmann anhand dieser Angaben und den in Fig. 2 eingezeichneten Impulsfolgen ohne nähere Erläuterungen leicht verständlich.While in the embodiment of Fig. 1 of the first conduction type is equal to the n-channel conductivity type (This allows the high levels of signals transform), is in the embodiment of Fig. 2 of the first conduction type is the p-channel conductivity type. The low level of a signal can thus be transformed. In the embodiment according to FIG. 2, both the input signals A and the output signals B have the same high level as the first potential VDD 0 . However, the low levels are different: While the input signals A, have a low level of VSS 0 as the second potential, the output signals B, have a low level of VSS 1 as the third potential. The mode of operation according to the embodiment according to FIG. 2 is easily understandable for the person skilled in the art on the basis of this information and the pulse sequences shown in FIG .

Zusammenfassend läßt sich hinsichtlich der Fig. 1 und 2 ausfüh ren, daß es von Vorteil ist, daß das erste Potential VSS 0 bzw. VDD 0 sowohl den Eingangssignalen A, als auch den Ausgangssigna len B, gemeinsam ist, daß das zweite Potential VDD 0 bzw. VSS 0 lediglich den Eingangssignalen A, zugeordnet ist und daß das dritte Potential VDD 1 bzw. VSS 1 lediglich den Ausgangssignalen B, eigen ist. Ein wesentlicher Vorteil der vorliegenden Erfin dung liegt auch darin, daß über die Sourceanschlüsse des zweiten Transistorpärchens T 3, T 4 auf einfache Art und Weise der neue, transformierte Pegel VDD 1 bzw. VSS 1 der Ausgangssignale B, einstellbar ist.In summary, with regard to FIGS . 1 and 2, it is advantageous that the first potential VSS 0 and VDD 0, both the input signals A and the output signals B, have in common that the second potential VDD 0 or VSS 0 is only assigned to the input signals A, and that the third potential VDD 1 or VSS 1 is only inherent to the output signals B , . A major advantage of the present inven tion lies in the fact that the new, transformed level VDD 1 or VSS 1 of the output signals B, can be set in a simple manner via the source connections of the second transistor pair T 3 , T 4 .

Die Ausgestaltung nach Fig. 3 zeigt die vorteilhafte Kombination zweier Pegelumsetzschaltungen VC 1, VC 2 zu einer einzigen Pegelum setzschaltung, die sowohl den Low-Pegel VSS 0 wie auch den High- Pegel VDD 0 eines Eingangssignales A und des dazu komplementären Signales umwandelt in einen Low-Pegel VSS 1 und einen High-Pegel VDD 1 der Ausgangssignale B, .The design according toFig. 3 shows the advantageous combination two level conversion circuitsVC 1,VC 2nd to a single level setting circuit that both the low levelVSS 0 as well as the high levelVDD 0 an input signalA and the complementary one Signals converts to a low levelVSS 1 and a high level VDD 1 of the output signalsB,.

Fig. 3 zeigt des weiteren eine vorteilhafte Ausführungsform zur Erzeugung des komplementären Eingangssignales aus dem Ein gangssignal A: Es wird mittels eines Inverters I erzeugt, der versorgungsspannungsmäßig sowohl mit dem ersten Potential VSS 0 wie auch mit dem zweiten Versorgungspotential VDD 0 verbunden ist. Diese beiden Potentiale entsprechen den beiden Potentialen der Pegel des Eingangssignales A. Diese Weiterbildung der Erfindung läßt sich selbstverständlich auf die Ausführungsformen nach den Fig. 1 und 2 anwenden. Fig. 3 also shows an advantageous embodiment of the Generation of the complementary input signal out of one output signalA: It is done by means of an inverterI. generated the in terms of supply voltage with both the first potentialVSS 0 as well as with the second supply potentialVDD 0 connected is. These two potentials correspond to the two potentials of Level of the input signalA. This development of the invention can of course on the embodiments according to the Fig. Apply 1 and 2.

Fig. 4 zeigt die Potentialverläufe der einzelnen Signale A, als Eingangssignale, B, als Ausgangssignale und der Signale AB und , , die einerseits Ausgangssignale der ersten Pegelumsetzschal tung VC 1 sind und andererseits Eingangssignale der zweiten Pegel umsetzschaltung VC 2. Fig. 4 shows the potential profiles of the individual signals A, as input signals, B, as output signals, and the signals AB and, on the one hand outputs of the first Pegelumsetzschal tung VC 1, and the other input signals of the second level converting circuit VC 2.

Wenn auch, wie in Fig. 4 gezeigt, die Erfindung anhand einer Ver größerung des High-Potentials von VDD 0 auf VDD 1 dargestellt ist und anhand einer Verringerung des Low-Potentials von VSS 0 auf VSS 1, so bedarf es für den Fachmann jedoch keiner weiteren Er läuterung darüber, daß die Veränderungen der Potentiale auch in den umgekehrten Richtungen erfolgen können.Although, as shown in FIG. 4, the invention is illustrated on the basis of an increase in the high potential from VDD 0 to VDD 1 and on the basis of a reduction in the low potential from VSS 0 to VSS 1 , this is necessary for the person skilled in the art no further explanation that the changes in the potentials can also take place in the opposite direction.

Von einer näheren Erläuterung der Fig. 3 und 4 wird abgesehen, da sie für den Fachmann selbsterklärend sind.A detailed explanation of FIGS. 3 and 4 is omitted since they are self-explanatory for the person skilled in the art.

Claims

1. level conversion circuit, with the following features:

- It is integrated monolithically,
the transistors of a first pair of transistors (T 1 , T 2 ), which are of one conduction type, are connected at their source to a first potential (VSS 0; VDD 0 ),
an input signal (A) and an input signal () complementary thereto can be applied to their gates, the level of which has the first (VSS 0; VDD 0 ) and a second potential (VDD 0; VSS 0 ),
the second transistor pair (T 1 , T 2 ) is followed by a second transistor pair (T 3 , T 4 ) with transistors of the opposite conductivity type,
- The drains of the one transistors (T 1 , T 3 ) of the two transistor pairs (T 1 , T 2 ; T 3 , T 4 ) and the drains of the other transistors (T 2 , T 4 ) of the transistor pairs (T 1 , T 2 ; T 3 , T 4 ) are connected to one another via connection points P,) ,
- In the second transistor pair (T 3 , T 4 ), the gate of one transistor (T 3 ) is connected to the drain of the other transistor (T 4 ) and the gate of the other transistor (T 4 ) to the drain of the one transistor (T 3 ),
the sources of the second pair of transistors (T 3 , T 4 ) are connected to a third potential (VDD 1 ; VSS 1 ),
- The output signal (B) and a complementary output signal () arise at the connection points (P, ) .

2. level conversion circuit according to claim 1, characterized ge indicates that one line type is the same as n-channel line type.

3. level conversion circuit according to claim 1, characterized ge indicates that one line type is the same as p-channel line type.

4. Level conversion circuit according to one of the preceding claims, characterized in that the first potential (VSS 0 ; VDD 0 ) one of the two levels of both the input signals (A,) and the output signals (B,) is that the second potential the other (VDD 0 ; VSS 0 ) of the two levels of the input signals (A,) , and that the third potential is the other (VDD 1 ; VSS 1 ) of the two levels of the output signals (B,) .

5. level conversion circuit according to one of the preceding claims, characterized in that it is preceded by an inverter (I) which generates the complementary input signal () from the input signal (A) and the supply voltage in terms of supply voltage with the first potential (VSS 0 ; VDD 0 ) and the second potential (VDD 0 ; VSS 0 ) is connected.