[go: up one dir, main page]

DE3637682A1 - Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert - Google Patents

Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert

Info

Publication number
DE3637682A1
DE3637682A1 DE19863637682 DE3637682A DE3637682A1 DE 3637682 A1 DE3637682 A1 DE 3637682A1 DE 19863637682 DE19863637682 DE 19863637682 DE 3637682 A DE3637682 A DE 3637682A DE 3637682 A1 DE3637682 A1 DE 3637682A1
Authority
DE
Germany
Prior art keywords
potential
transistors
memory
memory cell
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19863637682
Other languages
English (en)
Other versions
DE3637682C2 (de
Inventor
Kenji Kohda
Tsuyoshi Toyama
Nobuaki Ando
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3637682A1 publication Critical patent/DE3637682A1/de
Application granted granted Critical
Publication of DE3637682C2 publication Critical patent/DE3637682C2/de
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/81—Threshold
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

Die Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Halbleiterspeicher, bei welchem Elektronen in gleitende Gatter injiziert und durch elektrische Einwirkung oder Bestrahlung mit ultravioletten Strahlen entladen werden. Die Gatter einer Anzahl derartiger, nicht-flüchtiger Halbleiter-Speichertransistoren mit variablem Schwellenwert werden miteinander in den Zeilen einer Matrix verbunden und die Drainbereiche der Transistoren werden miteinander in den Spalten der Matrix verbunden.
Es wird auf den Stand der Technik Bezug genommen. Fig. 1 zeigt ein elektrisches Schaltbild eines üblichen Halbleiterspeichers. Fig. 2 gibt die Kennlinie einer Speicherzelle an. Fig. 3 stellt die Kennlinie einer normalen Speicherzelle und einer Speicherzelle mit niedrigem Schwellenwert dar.
Der in Fig. 1 dargestellte Halbleiterspeicher ist ein löschbarer und elektrisch programmierbarer Festwertspeicher (der anschliessend häufig als EPROM bezeichnet wird), der aus Speicherzellen (Q 11-Q nm ) der FAMOS-Bauart besteht. Die Gatter der Speicherzellen (Q 11-Q nm ) sind miteinander längs der Zeilen einer Matrix verbunden. Wortleitungssignale (WL 1-WL n ) zur Auswahl der Zeilen werden an die Gatter aller Zellen einer Zeile zugeführt. Die Drainbereiche der Speicherzellen (Q 11-Q nm ) sind miteinander längs der Spalten der Matrix verbunden, so dass die Spalten als Bitleitungen (BL 1-BL m ) verwendet werden. Spaltenwählersignale (CS 1-CS m ) zur Auswahl der Bitleitungen (BL 1-BL m ) werden den Bitleitungen über Spaltenwählergatter (1-m) zugeführt. Die Drainbereiche aller Spaltenwählergatter (1-m) sind gemeinsam an einen Abfrageverstärker (20) angeschlossen.
Die Spaltenwählersignale (CS 1-CS m ) und die Wortleitungssignals (WL 1-WL n ) werden gemäss Fig. 2 durch einen Spaltendecoder (10) und eine Zeilendecoder (12) erzeugt, der Adressignale (A 0-A q ) erhält. Der Spaltendecoder (10) wählt eines der m-Spaltenwählersignale (CS 1-CS m ) für jede einzelne Kombination der p Adressignale (A 0-A p-1) aus. In ähnlicher Weise wählt der Zeilendecoder (12) eines der n-Wortleitungssignale (WL 1-WL n ) für jede einzelne Kombination der (q-p+1) Adressignale (A p -A q ). Somit wird für jedes Adressignal eine Spalte und eine Zeile ausgewählt.
Zum Lesen von im EPROM programmierten Daten wird die Wortleitung für die Speicherzelle an einer gewünschten Adresse ausgewählt und mit einer üblichen Speisespannung von 5 Volt versorgt, während alle übrigen Wortleitungen nicht ausgewählt und mit einem üblichen Massepotential von 0 Volt belegt werden. Ferner wird nur die Bitleitung für die Speicherzelle an der gewünschten Adresse durch das Spaltenwählersignal ausgewählt und mit dem Abfrageverstärker (20) verbunden.
Fig. 3 gibt die Kennlinien (A) und (B) zwischen der Gatterspannung der Speicherzelle (die Spannung der Wortleitung) und dem Drainstrom der Speicherzelle an. Beträgt der Schwellenwertpegel der Speicherzelle im gelöschten Zustand von "1" etwa 1,5 Volt, so wird die Kennlinie (A) erhalten. Ist der Schwellenwertpegel der Speicherzelle im programmierten Zustand von "0" etwa 6 bis 10 Volt, so wird die andere Kennlinie (B) erhalten. Ein Abfragestrom (I Abfrage) hat für den Abfrageverstärker (20) einen derartigen Pegel, dass der Drainstrom der Speicherzelle (Q 11-Q nm ) erfasst wird, um festzustellen, ob die Information in der Speicherzelle gleich "1" oder "0" ist. Wird die Wortleitungsspannung, die üblicherweise 5 Volt beträgt, dem Gatter der Speicherzelle (Q 11-Q nm ) zugeführt, so hat die Speicherzelle im gelöschten Zustand, der durch die Kennlinie (A) nach Fig. 3 angegeben ist, einen Drainstrom (I M ), der grösser als der Abfragestrom (I Abfrage) ist, so dass die Information in der Speicherzelle als "1" angesehen wird. Ferner hat die Speicherzelle im programmierten Zustand, der durch die Kennlinie (B) in Fig. 3 angegeben wird, einen vernachlässigbaren Drainstrom (I M ), so dass die Information in der Speicherzelle als "0" angesehen wird.
Die Betriebsweise des EPROM wird anschliessend unter Bezugnahme auf Fig. 1 im einzelnen erläutert. Wird die Adresse der Speicherzelle (Q 11) ausgewählt, so wird das Wortleitungssignal (WL 1) gewählt, die anderen Wortleitungssignale (WL 2-WL n ) werden nicht gewählt, das Spaltenwählersignal (CS 1) wird ausgewählt und die anderen Spaltenwählersignale (CS 2-CS m ) werden nicht gewählt. Infolgedessen wird die Bitleitung (BL 1) ausgewählt und mit dem Abfrageverstärker (20) verbunden. Befindet sich die Speicherzelle (Q 11) im gelöschten Zustand von "1", so hat die Speicherzelle die in Fig. 3 dargestellte Kennlinie (A) und da die Gatterspannung 5 Volt beträgt, überschreitet der Drainstrom (I M ) den Abfragestrom (I Abfrage). Aus diesem Grunde beurteilt der Abfrageverstärker (20) die Information in der Speicherzelle (Q 11) als "1". Zu diesem Zeitpunkt sind, gleichgültig ob die anderen Speicherzellen (Q 21-Q n1) auf der gleichen Bitleitung (BL 1) im gelöschten Zustand von "1" oder im programmierten Zustand von "0" sind, ihre Gatterspannungen gleich 0 Volt, so dass der Drainstrom (I M ) nicht durch sie fliesst. Aus diesem Grunde wird das Lesen der Daten in der Speicherzelle (Q 11) nicht durch die anderen Speicherzellen beeinflusst. Befindet sich die Speicherzelle (Q 11) im programmierten Zustand von "0", so hat die Speicherzelle die in Fig. 3 dargestellte Kennlinie (B) und ihre Gatterspannung beträgt 5 Volt, so dass der Drainstrom (I M ) nicht fliesst, da der Drainstrom kleiner als der Abfragestrom (I Abfrage) ist. Aus diesem Grunde interpretiert der Abfrageverstärker (20) die Information in der Speicherzelle (Q 11) als "0". Dabei haben die anderen Speicherzellen auf der gleichen Bitleitung einen vernachlässigbaren Drainstrom (I M ) und zwar aus den gleichen, vorausgehend beschriebenen Gründen, so dass die anderen Speicherzellen das Lesen der Information in der Speicherzelle (Q 11) nicht beeinträchtigen.
Jedoch haben in der Praxis die Speicherzellen (Q 11-Q nm ) Unregelmässigkeiten. Obgleich die gewöhnliche Schwellenwertspannung der Speicherzelle im gelöschten Zustand etwa 1,5 Volt beträgt, sind die Schwellenwertspannung einiger Speicherzellen 1 bis 2 Volt höher oder niedriger als die übliche Schwellenwertspannung. Da der gelöschte Zustand der Speicherzelle mit einer höheren Schwellenwertspannung ihrem unvollständig programmierten Zustand entspricht, kann die Speicherzelle leicht als schadhafte Speicherzelle mittels eines "Löschtests" eliminiert werden. "Löschtest" bedeutet das Lesen der Speicherzelle im gelöschten Zustand unterhalb der Versorgungsspannung von 5 Volt. Im Gegensatz hierzu ist es schwierig, einen defekten Speicher durch Löschen zu eliminieren, falls die Speicherzelle eine niedrigere Schwellenwertspannung aufweist.
Das Lesen der Information in der Speicherzelle (Q 11) wird anschliessend beschrieben. Es sei angenommen, dass die Speicherzelle (Q 11) normal ist und sich im gelöschten Zustand von "1" befindet, dass aber die Speicherzelle (Q 21) anormal ist und die Schwellenwertspannung der Speicherzelle (Q 21) etwa -1,5 Volt beträgt. Es wird nun angenommen, dass die anderen Speicherzellen (Q 31-Q n1) normal und entweder im gelöschten Zustand von "1" oder im programmierten Zustand von "0" sind. Da die gelöschte Speicherzelle (Q 11) ausgewählt wird, hat sie eine in Fig. 3 dargestellte Kennlinie (A), so dass, wenn ihre Gatterspannung 5 Volt wird, ihr Drainstrom (I M ) den Abfragestrom (I Abfrage) überschreitet und der Abfrageverstärker (20) beurteilt die in der Speicherzelle (Q 11) vorhandene Information als "1". Hat zu diesem Zeitpunkt die nicht-ausgewählte Speicherzelle (Q 21) eine in Fig. 4 dargestellte Kennlinie (C), so fliesst in der Speicherzelle (Q 21) ein elektrischer Strom, der grösser als der Abfragestrom (I Abfrage) ist, selbst wenn ihr eine nicht-ausgewählte Wortleitungsspannung = 0 Volt zugeführt wird. Obgleich jener elektrische Strom sich zum Drainstrom (I M ) vom Lesen der Information in der Speicherzelle (Q 11) addiert, beeinträchtigt er nicht das Lesen der Information von "1" in der Speicherzelle (Q 11), da der Abfrageverstärker (20) die Information in der Speicherzelle (Q 11) als "1" beurteilt, falls ein elektrischer Strom fliesst, der grösser als oder gleich gross wie der Abfragestrom (I Abfrage) ist. Aus dem gleichen Grund wird das Lesen der gespeicherten Information von "1" aus der Speicherzelle (Q 11) nicht beeinträchtigt, selbst wenn in jeder der anderen Speicherzellen (Q 31-Q n1) ein Drainstrom (I M ) fliesst, der grösser als der Abfragestrom (I Abfrage) ist.
Es sei nun jedoch angenommen, dass die Speicherzelle (Q 11) normal und im programmierten Zustand von "0" ist, und dass die Schwellenwertspannung der anderen Speicherzelle (Q 21) etwa -1,5 Volt beträgt. Da die Speicherzelle (Q 11) ausgewählt ist, hat sie die in Fig. 4 dargestellte Kennlinie (B), so dass, wenn ihre Gatterspannung 5 Volt beträgt, ihr Drainstrom (I M ) nicht fliesst. Jedoch hat die Speicherzelle (Q 21) die Kennlinie (C), so dass ein elektrischer Strom fliesst, der grösser als der Abfragestrom (I Abfrage) ist, selbst wenn die Gatterspannung 0 Volt beträgt. Infolgedessen beurteilt der Abfrageverstärker (20) den Drainstrom der Speicherzelle (Q 21) als jenen der Speicherzelle (Q 11), womit der Abfrageverstärker die Information in der Speicherzelle (Q 11) als "1" falsch beurteilt. Aus diesem Grund kann ein richtiges Lesen nicht erfolgen.
Jedoch kann eine Programmierung selbst in einer derartigen Speicherzelle des Verarmungstyps durchgeführt werden. Aus diesem Grund ist, wenn sich die Speicherzelle (Q 21) im programmierten Zustand befindet, ihre Schwellenwertspannung 6 Volt oder höher, so dass die Information der Speicherzelle (Q 21) ebenfalls richtig gelesen werden kann, ohne die anderen Speicherzellen in der gleichen Bitleitung zu beeinträchtigen. Selbst wenn sich die Speicherzelle (Q 21) im gelöschten Zustand befindet, macht das Lesen der Information in der Speicherzelle (Q 21) an sich keine Schwierigkeit, da der Drainstrom der Speicherzelle (Q 21) nur grösser als jener einer Speicherzelle im normalen gelöschten Zustand ist.
Soll eine anormale derartige Speicherzelle bei einer Überprüfung eliminiert werden, so wurde üblicherweise das anschliessend beschriebene Verfahren verwendet. Bei diesem Verfahren werden alle Speicherzellen (Q 11-Q nm ) zuerst in den gelöschten Zustand gebracht, die Programmierung erfolgt in nur eine der Speicherzellen auf den Bitleitungen (BL 1-BL m ) und die Information in der Speicherzelle im programmierten Zustand wird gelesen, so dass die übrigen Speicherzellen geprüft werden können. Anschliessend wird die Programmierung in eine der anderen Speicherzellen auf den Bitleitungen ausgeführt, und die Information in der Speicherzelle im programmierten Zustand wird gelesen, so dass die der Programmierung unterzogenen Speicherzellen und die Lösung überprüft werden können. Auf diese Weise können alle Speicherzellen überprüft werden. Obgleich die Speicherzellen durch zweifache Wiederholung der Programmierung und der Lösung geprüft werden können, ist der Wirkungsgrad der Überprüfung nicht hoch, da es zeitlich aufwendig ist, die Programmierung und die Löschung zu wiederholen.
Der Erfindung liegt daher die Aufgabe zugrunde, einen Halbleiterspeicher zu schaffen, bei welchem auf dem Chip eine Vorrichtung vorgesehen ist, um jede Speicherzelle im gelöschten Zustand innerhalb einer kurzen Zeitspanne ohne wiederholtes Programmieren und Löschen auf einfache Weise zu prüfen.
Bei dem erfindungsgemässen Halbleiterspeicher sind die Gatter der Anzahl nicht-flüchtiger Halbleiterspeichertransistoren mit veränderlicher Schwellenwertspannung, bei welchen Elektronen in gleitende Gatter injiziert und durch elektrische Einwirkung oder durch Bestrahlung mit UV-Licht entladen werden, miteinander in den Zeilen einer Matrix verbunden, und die Drainbereiche der Transistoren sind miteinander in den Spalten der Matrix verbunden. Der Halbleiterspeicher ist mit einem üblichen Lesemodus augestattet, bei welchem ein durch ein Adressignal ausgewählter Speichertransistor durch einen Zeilendecoder und einen Spaltendecoder gewählt wird, und die im Speichertransistor programmierte Information wird durch einen Abfrageverstärker gelesen. Der Halbleiterspeicher ist ferner mit einem Testmodus ausgestattet, bei welchem eine vorgegebene Spannung dem gleitenden Gatter eines Speichertransistors zugeführt wird. Die vorgegebene Spannung ist gleich gross wie oder höher als jene einer nicht-gewählten Zeile im üblichen Lesemodus und kleiner als die normale Schwellenwertspannung des entladene Elektronen aufweisenden Speichertransistors. Mindestens eine Zeile wird durch den Zeilendecoder ausgewählt und mindestens eine Spalte wird durch den Spaltendecoder ausgewählt, so dass ein anormaler Speichertransistor mit einer Schwellenwertspannung, die kleiner ist als die normale Schwellenwertspannung eines Speichertransistors, der die Elektronen durch das gleitende Gatter entladen hat, gegenüber dem normalen Speichertransistor mittels eines Abfrageverstärkers unterschieden wird.
Die vorausgehend aufgeführte, erfindungsgemässe zugrundeliegende Aufgabenstellung wird somit durch einen Halbleiterspeicher gelöst, der gekennzeichnet ist durch eine Anzahl nicht-flüchtiger Halbleiterspeichertransistoren mit variablem Schwellenwert, die in Zeilen und Spalten angeordnet sind, wobei jeder Speichertransistor einen Sourcebereich, einen Drainbereich und ein Gatter aufweist, das Gatter ein gleitendes Gatter ist, das mit Elektronen injizierbar und entladbar ist, die Gatter alle Transistoren in jeder der Reihen mit einer zugeordneten Wortleitung verbunden sind, die Drainbereiche aller Transistoren in jeder der Spalten mit einer zugeordneten Bitleitung verbunden sind, eine der Wortleitungen durch ein Zeilenwählersignal mit einem ersten Potential ausgewählt wird, während die übrigen Wortleitungen durch auf einem zweiten Potential befindliche Zeilenwählersignale nicht-gewählt sind,
eine Anzahl Spaltenwählertransistoren, wovon jeder einen Sourcebereich aufweist, der mit einer jeweiligen der Bitleitungen verbunden ist, und ein Gatter, das mit einer jeweiligen der Anzahl von Spaltenwählerleitungen verbunden ist, die Spaltenwählersignale führen,
einen Zeilendecoder und einen Spaltendecoder, die Adressignale zur Auswahl eines der Anzahl der Speichertransistoren empfangen und jeweils die Zeilenwählersignale und Spaltenwählersignale liefern,
einen Abfrageverstärker, der einen mit den Drainbereichen aller Spaltenwählertransistoren verbundenen Eingang aufweist und einen Abfrageausgang zum Lesen des ausgewählten der Speichertransistoren hat, und
eine Einrichtung zur selektiven Zuführung eines dritten Potentials zu den Gattern aller Speichertransistoren in mindestens einer der Zeilen, wobei das dritte Potential zwischen dem ersten und den zweiten Potential liegt.
Die Erfindung wird anschliessend anhand der Zeichnungen erläutert; es zeigen:
Fig. 1 ein Schaltbild eines üblichen Halbleiterspeichers;
Fig. 2 ein Blockschaltbild des Spalten- und Zeilendecoders für den Speicher nach Fig. 1;
Fig. 3 die Kennlinie einer normalen Speicherzelle;
Fig. 4 die Kennlinie einer normalen Speicherzelle und einer Speicherzelle mit niedriger Schwellenwertspannung; und
Fig. 5 ein Schaltbild einer erfindungsgemässen Ausführungsform.
Es wurd nunmehr auf die bevorzugten Ausführungsformen Bezug genommen.
Beim erfindungsgemässen Halbleiterspeicher werden zwecks Auswahl einer Speicherzelle mit einer niedrigen Schwellenwertspannung alle Wortleitungen gleicheitig durch eine vorgegebene Spannung ausgewählt, die höher als eine nicht-wählende Spannung und niedriger als eine Schwellenwertspannung von etwa 1,5 Volt ist, so dass in einer normalen Speicherzelle kein Drainstrom fliesst. Die Bitleitungen der Speicherzelle werden aufeinanderfolgend ausgewählt, so dass der Abfrageverstärker bestimmt, ob ein Drainstrom fliesst oder nicht, um dadurch die Speicherzelle mit niedriger Schwellenwertspannung zu erfassen.
Da die Schwellenwertspannung einer normalen Speicherzelle etwa 1,5 Volt beträgt, wird die Spannung einer jeden der Wortleitungen derart voreingestellt, dass der Drainstrom nicht in der normalen Speicherzelle fliesst oder zumindest der Drainstrom nicht grösser als der Abfragestrom (I Abfrage) ist, selbst wenn infolge fehlerhafter Schwellenwertspannungen ein Drainstrom fliesst. Infolgedessen beurteilt der Abfrageverstärker jede normale Speicherzelle, im Zustand von "0" zu sein, so dass die Bitleitung mit normalen Speicherzellen als normal angesehen wird.
Da ein Drainstrom in einer Bitleitung mit einer anormalen Speicherzelle fliesst und den Abfragestrom überschreitet, wird die anormale Speicherzelle im Zustand von "1" angesehen, so dass die Bitleitung als anormal beurteilt wird. Aus diesem Grund kann der Speicher mit einer Speicherzelle mit niedriger Schwellenwertspannung leicht durch eine eingebaute, für den Speicher vorgesehene Schaltung geprüft werden, um ein Lesen durchzuführen, während gleichzeitig eine, mehrere oder alle Wortleitungen um eine nicht-wählende Spannung gesetzt werden.
Fig. 5 zeigt eine Schaltung einer erfindungsgemässen Ausführungsform. Diese unterscheidet sich gegenüber der Schaltung nach Fig. 1 durch das Hinzufügen einer Vorspannungsschaltung (21), die dazu dient, eine Spannung um eine nicht-wählende Spannung zu erzeugen. Ferner arbeiten die Transistoren (Q 1-Q n ), um die erzeugte Vorspannungsspannung allen Wortleitungen (WL 1-WL n ) zuzuführen. Ein Test-Freigabesignal steuert die Transistoren (Q 1-Q n ).
Der Betrieb der erfindungsgemässen Schaltung wird anschliessend beschrieben. Beim gewöhnlichen Lesen hat das Prüf-Freigabesignal eine Spannung von 0 Volt und die Vorspannungsschalung (21) ist ausser Betrieb. Aus diesem Grund sind die Transistoren (Q 1-Q n ) abgeschaltet. Infolgedessen wird das übliche Lesen in bekannter Weise durchgeführt.
Wird das Prüf-Freigabesingal in einen aktiven Zustand von 5 Volt gebracht, so arbeitet die Vorspannungsschaltung (21) zur Erzeugung der vorgeschriebenen Spannung. Die mit den Wortleitungen (WL 1-WL n ) verbundenen Transistoren (Q 1-Q n ) werden eingeschaltet, so dass alle Wortleitungen an die durch die Vorspannungsschaltung (21) erzeugte Spannung (etwa 0,5 bis 1,0 Volt) gelegt werden. Die Bitleitungen (BL 1-Bl m ) werden anschliessend aufeinanderfolgend ausgewählt, so dass das Lesen über einen Abfrageverstärker (20) erfolgt, da alle Speicherzellen sich im gelöschten Zustand befinden.
Es sei angenommen, dass die Bitleitung (BL 1) ausgewählt wird. Falls die Bitzellen (Q 11-Q n1) alle normale Speicherzellen sind und somit ihre Schwellenwertspannungen etwa 1,5 Volt betragen, so haben die Speicherzellen eine Kennlinie (A) gemäss Fig. 4, so dass kein Drainstrom (I M ) fliesst, selbst wenn eine Gatterspannung von etwa 0,5 bis 1,0 Volt zugeführt wird. Infolgedessen beurteilt der Abfrageverstärker (20), da der Drainstrom (I M ) kleiner als ein Abfragestrom (I Abfrage) ist, die Speicherzellen im Zustand von "0" befindlich oder als normal.
Hat jedoch die Speicherzelle (Q 11) eine in Fig. 4 dargestellte anormale Kennlinie (C) oder (D), ist also die Schwellenwertspannung der Speicherzelle negativ, so wird der Drainstrom in der Bitleitung (BL 1) grösser als der Abfragestrom (I Abfrage) im Abfrageverstärker (20), da die Speicherzelle (Q 11) eingeschaltet ist, so dass die Speicherzelle im Zustand von "1" befindlich oder als anormal beurteilt wird.
Selbst wenn die Schwellenwertspannung nicht negativ ist, so wird die gleiche Wirkung erzeugt, wenn eine Anzahl von Speicherzellen, deren Schwellenwertspannungen nicht höher als 0 bis 1,5 Volt sind, sich auf der gleichen Bitleitung befinden. Sind beispielsweise 1.024 Speicherzellen in der gleichen Bitleitung eines 512 K EPROMs miteinander verbunden, so dass ein ordnungsgemässes Lesen über die Bitleitung nicht durchgeführt werden kann, wenn die Summe der elektrischen Ströme von einigen bis zu einer grossen Anzahl von Speicherzellen grösser als der Abfragestrom (I Abfrage) ist, selbst wenn der Strom einer jeden Speicherzelle klein ist.
Wird das Prüf-Freigabesignal aktiviert, um eine Prüfung mit einer Toleranz durchzuführen, so kann die Empfindlichkeit des Abfrageverstärkers (20) vergrössert werden. Dabei wird die Empfindlichkeit verändert, so dass die Unterscheidung zwischen "1" und "0" mittels eines Prüfstroms (I Prüf) anstelle des gewöhnlichen Abfragestroms (I Abfrage) durchgeführt wird, um zwischen "1" und "0" zu unterscheiden. Auf diese Weise kann eine genauere Prüfung erfolgen.
Erfindungsgemäss ist, wie vorausgehend beschrieben, eine Schaltung zum Durchführen des Lesens eingebaut, während gleichzeitig eine, mehrere oder alle Wortleitungen um eine nicht-wählende Spannung gesetzt werden, um einen Prüfmodus zu liefern, so dass ein Speicher, der eine Speicherzelle mit einer niedrigen Schwellenwertspannung hat, mühelos im gelöschten Zustand derselben geprüft werden kann, während ein gleich wirksamer Test des Standes der Technik eine zeitaufwendige Wiederholung des Programmierens und Löschens erfordert.

Claims (13)

1. Halbleiterspeicher, gekennzeichnet durch eine Anzahl nicht-flüchtiger Halbleiterspeichertransistoren mit variablem Schwellenwert, die in Zeilen und Spalten angeordnet sind, wobei jeder Speichertransistor einen Sourcebereich, einen Drainbereich und ein Gatter aufweist, das Gatter ein gleitendes Gatter ist, das mit Elektronen injizierbar und entladbar ist, die Gatter aller Transistoren in jeder der Reihen mit einer zugeordneten Wortleitung (WL) verbunden sind, die Drainbereiche aller Transistoren in jeder der Spalten mit einer zugeordneten Bitleitung (BL) verbunden sind, eine der Wortleitungen durch ein Zeilenwählersignal mit einem ersten Potential ausgewählt wird, während die übrigen Wortleitungen durch auf einem zweiten Potential befindliche Zeilenwählersignale nicht-gewählt sind,
eine Anzahl Spaltenwählertransistoren, wovon jeder einen Sourcebereich aufweist, der mit einer jeweiligen der Bitleitungen verbunden ist, und ein Gatter (1-m), das mit einer jeweiligen der Anzahl von Spaltenwählerleitungen verbunden ist, die Spaltenwählersignale (CS 1-CS m ) führen,
einen Zeilendecoder (12) und einen Spaltendecoder (10), die Adressignale (A p -A q ; A 0-A p-1) zur Auswahl eines der Anzahl der Speichertransistoren empfangen und jeweils die Zeilenwählersignale und Spaltenwählersignale (CS 1-CS m ) liefern,
einen Abfrageverstärker (20), der einen mit den Drainbereichen aller Spaltenwählertransistoren verbundenen Eingang aufweist und einen Abfrageausgang zum Lesen des ausgewählten der Speichertransistoren hat, und
eine Einrichtung (21; Q 1-Q n ) zur selektiven Zuführung eines dritten Potentials zu den Gattern aller Speichertransistoren in mindestens einer der Zeilen, wobei das dritte Potential zwischen dem ersten und dem zweiten Potential liegt.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die Zufuhreinrichtung selektiv das dritte Potential den Gattern aller Speichertransistoren in allen Zeilen zuführt.
3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass während des selektiven Betriebs der Zufuhreinrichtung die gleitenden Gatter aller Speichertransistoren injizierte Elektronen aufweisen und nicht entladen werden.
4. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass das dritte Potential um weniger als eine normale Schwellenwertspannung der Speichertransistoren grösser als das zweite Potential ist.
5. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass, falls das erste Potential gleich (V 1), das zweite Potential gleich (V 2) und das dritte Potential gleich (V 3) ist, dann V 3 = V 2 + A(V 1 - V 2)wobei A im Bereich von 0,1 bis 0,2 liegt.
6. Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die Zufuhreinrichtung selektiv das dritte Potential allen Gattern aller Speichertransistoren in allen Teilen zuführt.
7. Verfahren zum Prüfen einer Anordnung von nicht-flüchtigen Halbleiterspeichertransistoren mit variablem Schwellenwert, die in Zeilen und Spalten angeordnet sind, wobei ein Drainbereich eines jeden Speichertransistors mit einer einer Zeile zugehörigen Bitleitung verbunden ist, ein gleitendes Gatter eines jeden Speichertransistors mit einer einer Spalte zugeordneten Wortleitung verbunden ist und durch ein auf einem ersten Potential befindliches Wählersignal auswählbar und durch ein auf einem zweiten Potential befindliches Wählersignal nicht-auswählbar ist, und das gleitende Gatter mit Elektronen injizierbar und entladbar ist, gekennzeichnet durch folgende Schritte:
Zuführung eines Prüfsignals mit einem dritten zwischen dem ersten und dem zweiten Potential liegenden Potential an mindestens eine der Wortleitungen und Abfragen eines Stroms in mindestens einer der Bitleitungen.
8. Prüfverfahren nach Anspruch 7, dadurch gekennzeichnet, dass beim Zuführen des Prüfsignals gleichzeitig das Prüfsignal allen Wortleitungen zugeführt wird.
9. Prüfverfahren nach Anspruch 7, gekennzeichnet durch das Injizieren von Elektronen in die gleitenden Gatter aller Speichertransistoren, wobei das Zuführen des Prüfsignals nach dem Injizieren und vor dem Entladen der gleitenden Gatter erfolgt.
10. Prüfverfahren nach Anspruch 7, dadurch gekennzeichnet, dass das dritte Potential um nicht mehr als eine Schwellenwertspannung der Speichertransistoren grösser als das zweite Potential ist.
11. Prüfverfahren nach Anspruch 7, dadurch gekennzeichnet, dass, falls das erste Potential gleich (V 1), das zweite Potential gleich (V 2) und das dritte Potential gleich (V 3) ist, dann V 3 = V 2 + A(V 1 - V 2)wobei A im Bereich von 0,1 bis 0,2 liegt.
12. Prüfverfahren nach Anspruch 7, dadurch gekennzeichnet, dass ein erstes Lesesignal mit dem ersten Potential nur einer der Wortleitungen zugeführt wird, dass ein zweites Lesesignal mit dem zweiten Potential dem Gatter nur eines Wählertransistors zugeführt wird und dass ein Strom in allen Wählertransistoren abgefragt wird.
13. Prüfverfahren nach Anspruch 7, gekennzeichnet durch den Verfahrensschritt wonach die Anordnung der Transistoren als anormal beurteilt wird, falls der abgefragte Strom grösser als ein vorgegebener Pegel ist.
DE19863637682 1985-11-13 1986-11-05 Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert Granted DE3637682A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60257096A JPS62114200A (ja) 1985-11-13 1985-11-13 半導体メモリ装置

Publications (2)

Publication Number Publication Date
DE3637682A1 true DE3637682A1 (de) 1987-05-14
DE3637682C2 DE3637682C2 (de) 1992-10-29

Family

ID=17301680

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19863637682 Granted DE3637682A1 (de) 1985-11-13 1986-11-05 Prueffaehiger, nicht-fluechtiger halbleiterspeicher mit variablem schwellenwert

Country Status (3)

Country Link
US (1) US4779272A (de)
JP (1) JPS62114200A (de)
DE (1) DE3637682A1 (de)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0297518A1 (de) * 1987-06-30 1989-01-04 Nec Corporation Programmierbarer Nur-Lese-Speicher mit Mitteln zur Entladung der Bitleitung vor dem Nachprüfen der Programmierung
EP0315819A2 (de) * 1987-11-12 1989-05-17 Motorola, Inc. Verfahren und Gerät zur Nachverkapselungsprüfung von einmalig programmierbaren Speichern
FR2623653A1 (fr) * 1987-11-24 1989-05-26 Sgs Thomson Microelectronics Procede de test de cellules de memoire electriquement programmable et circuit integre correspondant
EP0415408A2 (de) * 1989-08-30 1991-03-06 Nec Corporation MOS-Typ-Halbleiterspeicheranordnung
DE4110371A1 (de) * 1990-03-31 1991-10-02 Toshiba Kawasaki Kk Elektrisch loeschbarer programmierbarer festwertspeicher mit schwellenwertsteuereinheit fuer datenprogrammierung
EP0475346A2 (de) * 1990-09-11 1992-03-18 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung mit Vorspannungsüberwachungsmitteln
EP0565079A1 (de) * 1992-04-08 1993-10-13 Kabushiki Kaisha Toshiba Halbleiteranordnung mit Kurzschlussschaltkreis für einen Spannungsstresstest
FR2694404A1 (fr) * 1992-07-31 1994-02-04 Sgs Thomson Microelectronics Procédé de mesure des tensions de seuil des cellules d'une mémoire intégrée.
EP0595775A1 (de) * 1992-10-29 1994-05-04 STMicroelectronics S.r.l. Verfahren zur Bewertung der dielektrischen Schicht nicht-flüchtiger EPROM, EEPROM und flash-EEPROM-Speicher
EP0594920A1 (de) * 1992-10-29 1994-05-04 STMicroelectronics S.r.l. Verfahren zur Bewertung des Gatteroxids nicht-flüchtiger EPROM, EEPROM und flash-EEPROM-Speicher
DE4446998A1 (de) * 1993-12-28 1995-06-29 Toshiba Kawasaki Kk Halbleiterspeichereinrichtung
US6304485B1 (en) 1989-04-13 2001-10-16 San Disk Corporation Flash EEprom system

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
JPS6476596A (en) * 1987-09-18 1989-03-22 Oki Electric Ind Co Ltd Error of eeprom detecting device
JPH01101646A (ja) * 1987-10-15 1989-04-19 Matsushita Electric Ind Co Ltd アクティブマトリクス液晶表示装置の製造方法
JPH01113999A (ja) * 1987-10-28 1989-05-02 Toshiba Corp 不揮発性メモリのストレステスト回路
US4903265A (en) * 1987-11-12 1990-02-20 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
JPH01208795A (ja) * 1988-02-16 1989-08-22 Toshiba Corp 半導体記憶装置
US4841482A (en) * 1988-02-17 1989-06-20 Intel Corporation Leakage verification for flash EPROM
US7447069B1 (en) 1989-04-13 2008-11-04 Sandisk Corporation Flash EEprom system
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
JPH07105160B2 (ja) * 1989-05-20 1995-11-13 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
JPH0664918B2 (ja) * 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
US5258954A (en) * 1989-06-30 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory including circuitry for driving plural word lines in a test mode
JP2558904B2 (ja) * 1990-01-19 1996-11-27 株式会社東芝 半導体集積回路
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells
JP2647546B2 (ja) * 1990-10-11 1997-08-27 シャープ株式会社 半導体記憶装置のテスト方法
KR100264425B1 (ko) * 1991-10-16 2000-08-16 사토 게니치로 피롬 아이씨
JP3080743B2 (ja) * 1991-12-27 2000-08-28 日本電気株式会社 不揮発性半導体記憶装置
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5400343A (en) * 1992-02-28 1995-03-21 Intel Corporation Apparatus and method for defective column detection for semiconductor memories
US5532962A (en) * 1992-05-20 1996-07-02 Sandisk Corporation Soft errors handling in EEPROM devices
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JPH0612900A (ja) * 1992-06-29 1994-01-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5561635A (en) * 1992-10-13 1996-10-01 Rohm Co., Ltd. PROM IC enabling a stricter memory cell margin test
WO1995024774A2 (en) * 1994-03-09 1995-09-14 Philips Electronics N.V. Memory iddq-testable through cumulative word line activation
EP0686979B1 (de) * 1994-06-10 2001-03-07 STMicroelectronics S.r.l. Fehlertolerantes Speichergerät, insbesondere des Typs "flash EEPROM"
US5508631A (en) * 1994-10-27 1996-04-16 Mitel Corporation Semiconductor test chip with on wafer switching matrix
KR0142638B1 (ko) * 1994-12-27 1998-08-17 김주용 플래쉬 메모리 장치
FR2749967B1 (fr) * 1996-06-13 1998-09-25 Sgs Thomson Microelectronics Dispositif de lecture de cellules d'une memoire
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US6119252A (en) 1998-02-10 2000-09-12 Micron Technology Integrated circuit test mode with externally forced reference voltage
US6424161B2 (en) * 1998-09-03 2002-07-23 Micron Technology, Inc. Apparatus and method for testing fuses
JP2001006379A (ja) * 1999-06-16 2001-01-12 Fujitsu Ltd 複写、移動機能を有するフラッシュメモリ
JP3755346B2 (ja) * 1999-07-26 2006-03-15 富士通株式会社 不揮発性半導体記憶装置
US6201737B1 (en) * 2000-01-28 2001-03-13 Advanced Micro Devices, Inc. Apparatus and method to characterize the threshold distribution in an NROM virtual ground array
US6684173B2 (en) * 2001-10-09 2004-01-27 Micron Technology, Inc. System and method of testing non-volatile memory cells
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7257046B2 (en) * 2005-06-13 2007-08-14 Atmel Corporation Memory data access scheme
US7886204B2 (en) 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
JP5166894B2 (ja) * 2008-01-30 2013-03-21 セイコーインスツル株式会社 半導体記憶装置
US8427877B2 (en) 2011-02-11 2013-04-23 Freescale Semiconductor, Inc. Digital method to obtain the I-V curves of NVM bitcells
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0050005A2 (de) * 1980-10-15 1982-04-21 Kabushiki Kaisha Toshiba Halbleiterspeicher mit Programmierungszeit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223394A (en) * 1979-02-13 1980-09-16 Intel Corporation Sensing amplifier for floating gate memory devices
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
JPS6035760B2 (ja) * 1980-12-18 1985-08-16 富士通株式会社 半導体記憶装置
US4502140A (en) * 1983-07-25 1985-02-26 Mostek Corporation GO/NO GO margin test circuit for semiconductor memory
US4701695A (en) * 1983-12-22 1987-10-20 Monolithic Memories, Inc. Short detector for PROMS
US4658380A (en) * 1986-02-28 1987-04-14 Ncr Corporation CMOS memory margining control circuit for a nonvolatile memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0050005A2 (de) * 1980-10-15 1982-04-21 Kabushiki Kaisha Toshiba Halbleiterspeicher mit Programmierungszeit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
K. Armstrong et al.: Inspecting incoming EEPROMS ensures system performance. In: Electronic Design, 24.11.83, S. 113-116,118 *
W. Knecht et al.: A High-Speed Ultra-Low Power 64 K CMOS EPROM with On-Chip Test Functions. In: IEEE Journal ofSolid-State Circuits, Vol. SC-18, No. 5, Oktober 1983, S. 554-561 *

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0297518A1 (de) * 1987-06-30 1989-01-04 Nec Corporation Programmierbarer Nur-Lese-Speicher mit Mitteln zur Entladung der Bitleitung vor dem Nachprüfen der Programmierung
EP0315819A2 (de) * 1987-11-12 1989-05-17 Motorola, Inc. Verfahren und Gerät zur Nachverkapselungsprüfung von einmalig programmierbaren Speichern
EP0315819A3 (en) * 1987-11-12 1990-12-27 Motorola, Inc. Method and apparatus for post-packaging testing of one-time programmable memories
FR2623653A1 (fr) * 1987-11-24 1989-05-26 Sgs Thomson Microelectronics Procede de test de cellules de memoire electriquement programmable et circuit integre correspondant
EP0318363A1 (de) * 1987-11-24 1989-05-31 STMicroelectronics S.A. Verfahren zum Testen von Zellen von elektrisch programmierbaren Speichern und entsprechende integrierte Schaltung
US4958324A (en) * 1987-11-24 1990-09-18 Sgs-Thomson Microelectronics Sa Method for the testing of electrically programmable memory cells, and corresponding integrated circuit
US7266017B2 (en) 1989-04-13 2007-09-04 Sandisk Corporation Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system
US7283397B2 (en) 1989-04-13 2007-10-16 Sandisk Corporation Flash EEprom system capable of selective erasing and parallel programming/verifying memory cell blocks
US6304485B1 (en) 1989-04-13 2001-10-16 San Disk Corporation Flash EEprom system
US6414876B1 (en) 1989-04-13 2002-07-02 Sandisk Corporation Flash EEprom system
EP0415408A3 (en) * 1989-08-30 1993-05-05 Nec Corporation Mos type semiconductor memory device
EP0415408A2 (de) * 1989-08-30 1991-03-06 Nec Corporation MOS-Typ-Halbleiterspeicheranordnung
DE4110371A1 (de) * 1990-03-31 1991-10-02 Toshiba Kawasaki Kk Elektrisch loeschbarer programmierbarer festwertspeicher mit schwellenwertsteuereinheit fuer datenprogrammierung
US5831903A (en) * 1990-03-31 1998-11-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with threshold value controller for data programming and method of programming the same
US5657270A (en) * 1990-03-31 1997-08-12 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with threshold value controller for data programming
US6081454A (en) * 1990-03-31 2000-06-27 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with threshold value controller for data programming
DE4110371C2 (de) * 1990-03-31 1999-11-11 Toshiba Kawasaki Kk Nichtflüchtige Halbleiterspeichervorrichtung
US5444659A (en) * 1990-09-11 1995-08-22 Kabushiki Kaisha Toshiba Semiconductor memory device having means for monitoring bias voltage
EP0475346A3 (en) * 1990-09-11 1993-02-24 Kabushiki Kaisha Toshiba Semiconductor memory device having means for monitoring bias voltage
EP0475346A2 (de) * 1990-09-11 1992-03-18 Kabushiki Kaisha Toshiba Halbleiterspeicheranordnung mit Vorspannungsüberwachungsmitteln
EP0565079A1 (de) * 1992-04-08 1993-10-13 Kabushiki Kaisha Toshiba Halbleiteranordnung mit Kurzschlussschaltkreis für einen Spannungsstresstest
FR2694404A1 (fr) * 1992-07-31 1994-02-04 Sgs Thomson Microelectronics Procédé de mesure des tensions de seuil des cellules d'une mémoire intégrée.
EP0594920A1 (de) * 1992-10-29 1994-05-04 STMicroelectronics S.r.l. Verfahren zur Bewertung des Gatteroxids nicht-flüchtiger EPROM, EEPROM und flash-EEPROM-Speicher
US5793675A (en) * 1992-10-29 1998-08-11 Sgs-Thomson Microelectronics S.R.L. Method of evaluating the gate oxide of non-volatile EPROM, EEPROM and flash-EEPROM memories
US5712816A (en) * 1992-10-29 1998-01-27 Sgs-Thomson Microelectronics S.R.L. Method for evaluating the dielectric layer of nonvolatile EPROM, EEPROM and flash-EEPROM memories
US5604699A (en) * 1992-10-29 1997-02-18 Sgs-Thomson Microelectronics S.R.L. Method of evaluating the dielectric layer of nonvolatile EPROM, EEPROM and flash-EEPROM memories
US5515318A (en) * 1992-10-29 1996-05-07 Sgs-Thomson Microelectronics S.R.L. Method of evaluating the gate oxide of non-volatile EPROM, EEPROM and flash-EEPROM memories
EP0595775A1 (de) * 1992-10-29 1994-05-04 STMicroelectronics S.r.l. Verfahren zur Bewertung der dielektrischen Schicht nicht-flüchtiger EPROM, EEPROM und flash-EEPROM-Speicher
DE4446998C2 (de) * 1993-12-28 2001-02-22 Toshiba Kawasaki Kk Halbleiterspeichereinrichtung
DE4446998A1 (de) * 1993-12-28 1995-06-29 Toshiba Kawasaki Kk Halbleiterspeichereinrichtung

Also Published As

Publication number Publication date
DE3637682C2 (de) 1992-10-29
JPS62114200A (ja) 1987-05-25
US4779272A (en) 1988-10-18

Similar Documents

Publication Publication Date Title
DE3637682C2 (de)
DE69514790T2 (de) Verfahren zur Einstellung der Schwellspannung einer Referenzspeicherzelle
DE69328517T2 (de) Nichtflüchtige Halbleiterspeicheranordnung
DE69221773T2 (de) Halbleiterspeicherschaltung mit einer Struktur logischer Schaltung zur Prüfung
DE69527741T2 (de) Halbleiterspeichergerät und Antriebsverfahren
DE69706873T2 (de) Löschverfahren für mehrere-bits-pro-zelle flash -eeprom mit seitenmodus
DE69604929T2 (de) Flash-eeprom-speicher mit getrennter referenzmatix
DE19859494C2 (de) Nichtflüchtiger Mehrebenen-Halbleiterspeicherbaustein mit einer Schaltung zum Einstellen der Datenlesezeit
DE69524572T2 (de) Leseverstärkerschaltung für Halbleiterspeicheranordnungen
DE69514450T2 (de) Prüfung eines nichtflüchtigen Speichers
DE69614046T2 (de) Nichtflüchtige Halbleiterspeicher
DE3882898T2 (de) Nichtflüchtiger Halbleiterspeicher mit Belastungsprüfschaltung.
DE3872673T2 (de) Verfahren zum testen von zellen von elektrisch programmierbaren speichern und entsprechende integrierte schaltung.
DE69614787T2 (de) Speichermatrix mit mehrzustandsspeicherzellen
DE10026993B4 (de) Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
DE69426817T2 (de) Fertigungprüfungsverfahren von Flash-EEPROM-Vorrichtungen
DE102015116688A1 (de) Speichereinheit und Verfahren zum Betrieb eines Speichereinheitssektors
DE4207934A1 (de) Elektrisch loesch- und programmierbares, nichtfluechtiges speichersystem mit schreib-pruef-einsteller unter verwendung zweier bezugspegel
DE10002266A1 (de) Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür
DE4309814A1 (de) Nichtflüchtige Halbleiterspeichervorrichtung
DE4040492C2 (de)
DE60311117T2 (de) Verfahren und schaltkreise zum identifizieren schwacher bit in einem mram
DE19615660A1 (de) Schaltung zur Aufbringung einer Belastungsspannung in eine Blockeinheit für die Verwendung in einer Halbleiterspeichervorrichtung
DE112019007183T5 (de) ReRAM-Speicherzelle mit Doppelwortleitungssteuerung
DE69731255T2 (de) Verfahren zum Löschen eines nichtflüchtigen Speichers

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)