DE3600795A1

DE3600795A1 - Digital communications system

Info

Publication number: DE3600795A1
Application number: DE19863600795
Authority: DE
Inventors: Klaus Dipl Ing Koeck
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1986-01-14
Filing date: 1986-01-14
Publication date: 1987-07-16

Abstract

The invention relates to a digital communications system for broadband data such as video, videotelephony etc., comprising networks which are in each case synchronised by means of a local reference clock, the data received in one network from other networks being stored temporarily in a buffer memory and being read out again in time with the reference clock, and is characterised in that the serially received bit stream is divided into N bit streams at the same bit rate which are temporarily stored in a buffer memory, are then read out and re-combined to form a serial bit stream. Parallelisation and re-combination are carried out by serial/parallel or parallel/serial converters. The write clock is derived by means of an N/1 divider from the receive clock and the read clock is derived, similarly by means of an N/1 divider, from the transmit clock (Figure 1). <IMAGE>

Description

Die Erfindung betrifft ein digitales Nachrichtenübertragungssystem gemäß Oberbegriff des Anspruches 1.The invention relates to a digital message transmission system according to the preamble of claim 1.

Im geplanten ISDN-B-Netz und in dem zeitlich vorgeschalteten BB-Vorläufernetz werden für die Vermittlung breitbandiger Daten, von Bildfernsprechen und Video-Konferenzdiensten usw. Kanäle mit der PCM-Bitrate von 139,264 MBit/s auf den Fernstrecken zwischen den Ortsvermittlungsstellen (OVSt) eingesetzt. Es ist geplant, diese Netze taktsynchron zu steuern, wobei die einzelnen OVSt-Inseln an ein Taktnormal von 2,048 MHz angebunden werden sollen. Wegen der Frequenzdrift der Taktnormale, wegen der temperaturbedingten Phasenschwankungen der Übertragungsstrecken und wegen weiterer Einflüsse muß man mit einer Phasenabweichung von bis zu ±9 µs zwischen den einzelnen Taktinseln rechnen (laut Aufsatz von Hartmann u. a. "Synchronisierung integrierter Netze durch mikroprozessorgesteuerte Digital-Phasenregelkreise", NTG-Fachbericht Nr. 88, März 1985, S. 218-225).Channels with the PCM bit rate of 139.264 MBit / s on the long-distance routes between the local exchanges ( OVSt ) will be used in the planned ISDN B network and in the BB upstream network for the transmission of broadband data, video telephony and video conference services etc. used. It is planned to control these networks isochronously, whereby the individual OVSt islands are to be connected to a clock standard of 2.048 MHz. Because of the frequency drift of the clock standards, because of the temperature-related phase fluctuations of the transmission links and because of other influences, a phase deviation of up to ± 9 µs between the individual clock islands must be expected (according to Hartmann's article, among others, "Synchronization of integrated networks by microprocessor-controlled digital phase locked loops", NTG - Report No. 88, March 1985, pp. 218-225).

Diese Phasenabweichungen müssen durch Pufferspeicher, in welche die Empfangsdaten zwischengespeichert werden, aufgefangen werden. Die erforderliche Pufferspeichertiefe muß dabei mindestens 2 · 9 µs · 139,264 MBit/s = 2507 Bit betragen, wenn man die Langzeitdrift von ±9 µs voll ausgleichen will. Bei hohen Bitraten von z. B. 139,264 MBit/s muß der Pufferspeicher in ECL-Technologie ausgeführt werden und benötigt damit eine große Versorgungsleistung.These phase deviations must be stored in the buffer memory the received data are temporarily stored will. The required buffer storage depth must be at least 2 · 9 µs · 139.264 Mbit / s = 2507 bits if you want to fully compensate for the long-term drift of ± 9 µs. At high bit rates of e.g. B. 139.264 Mbit / s, the buffer memory executed in ECL technology and required thus a great supply performance.

Der vorliegenden Erfindung lag deshalb die Aufgabe zugrunde, ein digitales Nachrichtenübertragungssystem der eingangs genannten Art anzugeben, das es ermöglicht, mit einem Pufferspeicher auszukommen, der eine kleinere Versorgungsleistung benötigt. The present invention was therefore based on the object a digital message transmission system of the aforementioned Specify type that allows using a buffer memory get along with a smaller utility needed.

Diese Aufgabe wurde mit den kennzeichnenden Merkmalen des Anspruches 1 gelöst.This task was carried out with the characteristic features of the Claim 1 solved.

Der Vorteil des erfindungsgemäßen Systems liegt darin, daß durch die Parallelisierung des ankommenden Empfangsbitstroms in mehrere langsamere Bitströme und für die anschließende Zwischenspeicherung dieser Bitströme ein Pufferspeicher benötigt wird, der mit wesentlich kleinerer Geschwindigkeit arbeitet und somit in einer Technik realisierbar ist, die sehr viel weniger Versorgungsleistung benötigt. Dadurch wird wesentlich weniger Verlustwärme erzeugt, und der Pufferspeicher kann daher mit hoher Packungsdichte realisiert werden, d. h. der Pufferspeicher kann mit integrierter Schaltkreistechnik ausgeführt werden.The advantage of the system according to the invention is that by parallelizing the incoming receive bit stream into several slower bit streams and for the subsequent one A buffer memory is required for the intermediate storage of these bit streams will be at a much slower speed works and can therefore be implemented in a technology that requires much less utility power. This will generates much less heat loss, and the buffer storage can therefore be realized with a high packing density, d. H. the buffer memory can with integrated circuit technology be carried out.

Optimale Ausgestaltungen der Erfindung ergeben sich durch die Unteransprüche.Optimal configurations of the invention result from the subclaims.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.There now follows the description of the invention with reference to the figures.

Die Fig. 1 gibt eine Schaltungsanordnung als Ausführungsbeispiel der Erfindung wieder, durch welche die Empfangsdaten ED zwischengespeichert und taktsynchron mit einem jitterfreien, von einem Taktnormal TN abgleiteten Sendetakt ST als Sendedaten SD wieder ausgelesen werden. Die Eingangsdaten werden in N Bitströme mittels eines Serien/Parallelwandlers S/P parallelisiert, und in den Zwischenpuffer Sp eingeschrieben. Der Serien/Parallelwandler wird mittels des von den Empfangsdaten ED mittels einer Taktableitung TA abgeleiteten Empfangstaktes ET getaktet. Der Schreibtakt S wird durch einen 1. Teiler N/1 aus dem Empfangstakt ET gewonnen. Das Auslesen der N Bitströme erfolgt in einen Parallel-/Serienwandler P/S, durch welchen wiederum ein serieller Bitstrom, die Sendedaten SD, entsteht. Der Sendetakt ST wird über eine Phasenregelschleife PLL aus einem Taktnormal TN gewonnen. Mittels eines weiteren N/1-Teilers wird der Sendetakt ST geteilt und dient als Lesetakt L zum Auslesen des Puffers. Mittels einer Phasenvergleichsstufe Δϕ wird die Phasendifferenz zwischen Schreib- und Lesetakt festgestellt und ggf. durch kurzzeitiges Anhalten oder Umschalten des 2. Teilers, gesteuert, durch einen Phasenschieber +ϕ, auf Werte um π gebracht, so daß Schreib- und Lesezugriffe zum Pufferspeicher Sp mit Sicherheit zeitlich auseinanderliegen. Vorteilhafterweise erfolgt die Taktteilung mittels N = 16, da käufliche Speicher, z. B. RAM, 8-bit- oder 16-bitweise organisiert sind. Fig. 1 shows a circuit arrangement embodying the invention, again, by which the latched received data ED and cyclically in synchronism with a jitter-free, abgleiteten by a clock normal TN transmit clock ST as sending data SD to be read out again. The input data are parallelized in N bit streams by means of a series / parallel converter S / P , and written into the intermediate buffer Sp . The series / parallel converter is clocked by means of the reception clock ET derived from the reception data ED by means of a clock derivation TA . The write clock S is obtained from the receive clock ET by a first divider N / 1. The N bit streams are read out in a parallel / series converter P / S , which in turn produces a serial bit stream, the transmit data SD . The transmit clock ST is obtained from a clock standard TN via a phase locked loop PLL . The transmit clock ST is divided by means of a further N / 1 divider and serves as a read clock L for reading out the buffer. The phase difference between the write and read clock is determined by means of a phase comparison stage Δϕ and, if necessary, briefly stopped or switched over by the second divider, controlled by a phase shifter + ϕ , brought to values around π, so that write and read accesses to the buffer memory Sp Safety apart in time. Advantageously, the clock division is carried out by means of N = 16, since commercially available memories, e.g. B. RAM, 8-bit or 16-bit are organized.

Der Schreib- und Lesetakt betragen dann bei einem PCM-Kanal von 139,264 Mbit/s 8,704 MHz. In diesem Fall ist eine Speichertiefe von 2 · 9 µs · 8,704 MHz = ungefähr 157 16-Bit- Worte erforderlich. Die Anzahl der Speicher-Flip-Flops beträgt dann 16 · 157 = 2512 Bit, welche einschließlich der Steuerung des Schreib- und Lesezyklus in einfacher Weise in einem CMOS-Gate-Array Platz finden.The write and read clock then amount to one PCM channel of 139.264 Mbit / s 8.704 MHz. In this case there is a memory depth from 2 · 9 µs · 8.704 MHz = approximately 157 16-bit Words required. The number of memory flip-flops is then 16 x 157 = 2512 bits, which includes the Control of the write and read cycle in a simple manner find space in a CMOS gate array.

Der Serien-/Parallel- bzw. Parallel-/Serienwandler sind in ECL- bzw. E²CL-Technik zu realisieren, sie können einschließlich der Teiler N/1 in einem ECL-Gate in einfacher Weise realisiert werden.The series / parallel or parallel / series converter can be implemented in ECL or E ² CL technology, including the divider N / 1 in an ECL gate.

Von besonderem Vorteil ist die Wahl von N zu 17, hierbei kann ein N/1-Teiler eingespart werden, weil dieser 17:1- Teiler Bestandteil der Phase-Lock-Loop PLL nach Fig. 2 ist. Dort wird von einem spannungsgesteuerten Oszillator VCO der Sendetakt ST von in diesem Beispiel zu 139,264 MHz erzeugt und mittels des genannten 17:1-Teilers auf eine Frequenz von 8,192 MHz geteilt, die direkt als Lesetakt L verwendet werden kann. Mittels eines anschließenden 4:1- Teilers wird auf 2,048 MHz, also auf die Frequenz des Taktnormals TN, heruntergeteilt und diese so erzeugte Taktfrequenz mittels eines Multipliziergliedes X oder eines Phasendifferenzgliedes mit dem Taktnormal TN verglichen. Das Vergleichsergebnis wird über ein Tiefpaßglied auf den Steuereingang des spannungsgesteuerten Oszillators VCO gegeben. Bei dieser Lösung finden die Komponenten der Phasenregelschleife wie Phasendetektor X, 17:1- und 4:1-Teiler ebenfalls noch Platz im ECL-Baustein.The selection from N to 17 is particularly advantageous, in this case an N / 1 divider can be saved because this 17: 1 divider is part of the phase lock loop PLL according to FIG. 2. There, the transmit clock ST of 139.264 MHz in this example is generated by a voltage-controlled oscillator VCO and divided to a frequency of 8.192 MHz by means of the 17: 1 divider mentioned, which can be used directly as the read clock L. A subsequent 4: 1 divider is used to divide down to 2.048 MHz, that is to say the frequency of the clock standard TN , and to compare the clock frequency thus generated by means of a multiplier X or a phase difference element to the clock standard TN . The comparison result is given to the control input of the voltage-controlled oscillator VCO via a low-pass element. With this solution, the components of the phase locked loop such as phase detector X, 17: 1 and 4: 1 divider also find space in the ECL module.

Vorteilhafterweise sind die in ECL-Strukturen und die in CMOS-Strukturen zu definierenden Schaltungsfunktionen in einem einzigen integrierten Schaltkreis mit gemischten Technologien von bipolaren und CMOS-Prozessen vereinigt, eine Technik, die beispielsweise bekannt ist als Hi-BICMOS (Hitachi) oder als BICMOS der Firma Telefunken electronic (Jürgen Arndt. "BICMOS - Ein Schlüssel zu High Performance VLSI-Schaltungen", NTG-Fachbericht Nr. 87, Großintegration, Baden-Baden, 18. bis 20. März 1985, S. 5-6).Advantageously, those in ECL structures and those in Circuit functions to be defined in CMOS structures a single integrated circuit with mixed Technologies of bipolar and CMOS processes combined, a technique known, for example, as Hi-BICMOS (Hitachi) or as BICMOS from Telefunken electronic (Jürgen Arndt. "BICMOS - A key to high performance VLSI circuits ", NTG technical report No. 87, large integration, Baden-Baden, March 18 to 20, 1985, pp. 5-6).

Claims

1. Digital message transmission system for broadband data such as video, telephony, etc., consisting of networks, each of which is synchronized by means of a local clock standard, the data received across a network being temporarily stored in a buffer memory and read out again in synchronism with the clock standard, characterized that a series / parallel converter ( S / P ) is provided, by which the cross-network received bit stream ( ED ) is divided into N bit streams of the same bit rate,
that the N bit streams are written into the buffer memory ( Sp ) by means of a clock ( S ) which is derived from the receive clock ( ET ) by division by N ,
that the N bit streams are read out of the buffer memory ( Sp ) by means of a clock ( L ), which is derived from the transmission clock ( ST ) obtained from the clock standard ( TN ) by division by N , and
that a parallel-serial converter ( P / S ) is provided, through which the N bit streams are combined synchronously with the transmit clock ( ST ) to form a bit stream ( SD ) ( FIG. 1).

2. A digital communication system according to claim 1, characterized in that a phase comparator (Δφ) is provided through which the phase between the divided-by-N receive timing (S) and the N-divided transmission clock (L) is determined.

3. Digital message transmission system according to claim 2, characterized in that a phase shifter (+ ϕ ) is provided which is controlled by the phase comparator ( Δϕ ) and which shifts the transmission clock divided by N ( L ) so that write and read access to the buffer memory ( Sp ) are separated in time.

4. Digital message transmission system according to one of the preceding claims, characterized in that it for PCM channels with a bit rate of 139.264 Mbit / s becomes.

5. Digital message transmission system according to claim 4, characterized in that the buffer memory ( Sp ) has a capacity of at least 2507 bits.

6. Digital message transmission system according to one of the preceding claims, characterized by N = 16.

7. Digital message transmission system according to claim 6, characterized in that the buffer memory ( Sp ) has a depth of 157 words.

8. Digital message transmission system according to one of the preceding claims, characterized in that the buffer memory ( Sp ) is implemented in CMOS technology.

9. Digital communication system, characterized in that the parallel / series converter ( P / S ), the series / parallel converter ( S / P ) or the divider N / 1 are implemented in ECL or E ² CL technology.

10. Digital message transmission system according to one of the preceding claims and claim 4 with the exception of claim 6 or 7, characterized by N = 17.

11. Digital message transmission system according to claim 10, wherein the local clock standard ( TN ) has a jitter-free value of 2.048 MHz, characterized in that a PLL loop is provided for generating the local transmit clock ( ST ) of 139.264 MHz, in which the transmit clock ( ST ) at the output of a voltage controlled oscillator (VCO) is divided by a 17: 1 divider to the reading clock ( L ) and then by a 4: 1 divider to the value of the clock standard ( TN ).

12. Digital message transmission system according to claim 9 and 11, characterized in that the phase comparator ( Δϕ ), the 17: 1 and 4: 1 divider are implemented in ECL or E ² CL technology.

13. Digital message transmission system according to claim 12, characterized in that the modules realized in ECL or E ² CL and CMOS technology are integrated on a single integrated circuit.