DE3587950T2

DE3587950T2 - Paralleler algorithmischer Digital-/Analogwandler.

Info

Publication number: DE3587950T2
Application number: DE3587950T
Authority: DE
Inventors: Jean-Christophe Czarniak; Michel Francois Ferry; Christian Jacquart
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1995-05-24
Anticipated expiration: 2005-12-31
Also published as: EP0227871A1; JPS62160824A; US4746903A; JPH0153939B2; DE3587950D1; EP0227871B1

Description

Technisches Gebiet der Erfindung

Die Erfindung betrifft einen Digital-Analog-Wandler für die Umwandlung digitaler Wörter aus N Bits in deren analoge Darstellungen.

Stand der Technik

Konventionelle Digital-Analog-Wandler (DAC) enthalten ein binär gewichtetes Widerstandsnetzwerk (im allgemeinen das üblicherweise benutzte R-2R-Leiternetzwerk), Schalter, einen Referenzstrom oder eine Referenzspannungsquelle und eine Additionseinrichtung. Das Widerstandsnetzwerk erzeugt binär gewichtete Ströme oder Spannungen, die dem digitalen Eingangswort entsprechend ein- oder ausgeschaltet werden können. Diese binär gewichteten Ströme oder Spannungen steuern die Additionseinrichtung an, die letztendlich die analoge Darstellung des digitalen Eingangswortes liefert. Diese Art von Wandler erfordert eine komplexe Schaltung, die einen beträchtlichen Raum einnimmt. Hinzu kommt noch, daß das Netzwerk eine große Anzahl von genauen Widerständen enthalten muß, um einen akzeptablen Genauigkeitsgrad zu erreichen; die absolute Genauigkeit der Widerstände in der R-2R-Leiter ist nicht kritisch, aber deren Verhältnis ist kritisch. Diese große Anzahl genauer Komponenten erhöht die Kosten eines DAC. Darüber hinaus sind solche konventionellen Wandler nicht für die Verwendung in vollständig integrierten Schaltungen geeignet, da es schwierig ist, genau bemessene Widerstände oder einstellbare Widerstände in einem Chip unterzubringen.
Eine andere Art von DAC, die auf der Basis eines Algorithmus funktioniert, betrachtet während des Umwandlungsverfahrens zu einem Zeitpunkt jeweils ein Bit. Dies verringert die Komplexität der Schaltung und die Anzahl der erforderlichen, genau bemessenen Komponenten. Allerdings führt die Anzahl der Schritte eines Umwandlungszyklus zur Verlangsamung des Umwandlungsvorgangs, erhöht die Umwandlungszeit und verringert dadurch die Gesamteffizienz des analogen Umwandlungsprozesses.
DE-A1-2 612 204 beschreibt einen Digital-Analog-Wandler, der die Benutzung einer Reihe gewichteter Kondensatoren zeigt, bei dem n Bits eines digitalen Wortes in Gruppen von m Bits unterteilt werden und jede Gruppe parallel umgewandelt wird. Dieser Wandler hat den Nachteil, daß er genau bemessene Komponenten benötigt.
In Nachrichtentechnik-Elektronik, Band 28, Nr. 5, 1978, Seiten 193-196, Berlin DD (Eckhardt et al.) ist unter dem Titel "Digital-Analog- und Analog-Digital-Umsetzer auf der Basis von Ladungsteilungen" ein Digital-Analog-Wandler beschrieben, der es ermöglicht, simultan zwei Bits zu einem Zeitpunkt umzuwandeln, um die Anzahl der Umwandlungsschritte zu reduzieren, wobei gewichtete Kondensatoren benutzt werden.
Bei der IEEE International Solid-state Circuits Conference, San Francisco, U.S., 22. bis 24. Februar 1984, Band 27, Seiten 62, 63, 318 (PW Li et al.) ist unter dem Titel "A ratio-independent algorithmic A/D conversion technique" ein A/D-Wandler beschrieben, der einen genauen Multipliziere-mit-2-Operator verwendet. Allerdings erfordert dieser Wandler eine große Anzahl von Schritten zur Durchführung der Umwandlung eines digitalen Wortes.

Zusammenfassung der Erfindung

Es ist ein Ziel der Erfindung, einen relativ einfachen und kompakten DAC bereitzustellen, der im Multiplexbetrieb arbeitet, wodurch die Anzahl der Komponenten und der elementaren Operatoren reduziert werden (wie später beschrieben werden wird, benötigt eine mögliche Ausführungsvariante der Erfindung nur zwei Operatoren, nämlich eine Teile-durch-4-Schaltung und eine Multipliziere-mit-2-Schaltung).
Ein anderes Ziel der Erfindung ist es, einen kostengünstigen Wandler bereitzustellen, da das Multiplexverfahren die Anzahl der genau bemessenen und kostspieligen Komponenten reduziert.
Ein weiteres Ziel der Erfindung ist es, einen Wandler bereitzustellen, den man leicht in vollständig integrierte Schaltungen einbeziehen kann, da die Anzahl der genau bemessenen oder einstellbaren Komponenten wesentlich verringert ist und es daher weniger schwierig ist, den Wandler in einem Chip unterzubringen.
Ein anderes Ziel der Erfindung ist es, einen effizienten DAC mit einer kurzen Umwandlungszeit bereitzustellen. Dies ergibt sich aus seiner Eigenschaft, die N Bits in Abschnitte zu unterteilen, was eine erhebliche Verringerung der Anzahl der Schritte eines Umwandlungszyklus und einen schnellen Umwandlungsprozeß ermöglicht. Zusammenfassend ausgedrückt, ermöglicht die Erfindung, eine hohe Effizienz (eine kurze Umwandlungszeit) mit einer einfachen und kompakten Schaltung zu kombinieren. Diese und weitere Ziele der Erfindung werden aus der folgenden Beschreibung der Ausführungsformen der Erfindung ersichtlich werden.
Diese Ziele werden mittels des Digital-Analog-Umwandlungsverfahrens der Erfindung für das Umwandeln eines digitalen Wortes B(N)B(N-1)...B1B0 in dessen analoge Darstellung, wie beansprucht, erreicht.

Beschreibung der Zeichnungen

Fig. 1 ist ein Flußdiagramm, das das Basiskonzept der Erfindung zeigt.
Fig. 2 und 2b sind kompliziertere Flußdiagramme gemäß der Erfindung.
Fig. 3 zeigt eine Ausführungsform für die Durchführung des erfindungsgemäßen Verfahrens.
Fig. 4 ist ein Flußdiagramm, das im Detail die verschiedenen Schritte des Umwandlungsprozesses zeigt.
Fig. 5a, 5b, 5c und 5d zeigen im Detail den Prozeß zur Erstellung eines genauen Multipliziere-mit-2-Operators.
Fig. 6a, 6b, 6c und 6d zeigen im Detail den Prozeß für das Erstellen eines genauen Teile-durch-4-Operators.
Fig. 7a und 7b zeigen im Detail die Schritte einer Abtast-/Halte-Funktion.

Offenbarung der Erfindung

Figur 1 ist ein Flußdiagramm, welches das Grundkonzept der Erfindung darstellt. N ist die Anzahl der Bits eines digitalen Wortes. Im Folgenden wird vorausgesetzt, daß N=12 ist. Die 12 Bits eines digitalen Wortes werden in zwei Gruppen getrennt, in ungerade Bits und gerade Bits. Zum Beispiel sind in dem Wort
B&sub1;&sub1;-B&sub1;&sub0;-B&sub9;-...-B&sub1;-B&sub0;
B&sub1;&sub0;, B&sub8;, B&sub6;, ..., B&sub0; die geraden Bits und die anderen sind die ungeraden Bits.
Weitere Variablen werden wie folgt definiert:
j: ganze Zahl, die zum Zählen benutzt wird
Vp, Vp': Spannung, welche die analoge Darstellung der geraden Bits ist
Vout: Ausgangsspannung
Vi, Vi': Spannungsdarstellung der ungeraden Bits;
Vref: Referenzspannung
Vi' und Vp' stellen die Spannungen Vi und Vp dar, die im vorausgegangenen Schritt erzeugt worden sind. Der Algorithmus beginnt, indem den Variablen i und p zunächst in einem Schritt 1 der Wert 0 zugeordnet wird.
j=0
Vi=0
Vp=0
Das niedrigste Bit (LSB) wird zuerst dekodiert; die Variable j wird erhöht, Schritt 2. Dann wird der Wert von j ermittelt, um zu bestimmen, ob jedes Bit umgewandelt worden ist, Schritt 3. Ist dies nicht der Fall, so wird das Bit Bj-1 eingefügt, Schritt 4. Dann wird die Art des Bits Bj-1 festgestellt, Schritt 5. Ist Bj-1 ein gerades Bit, so wird das Verfahren mit einem Schritt 6 fortgesetzt, in dem die Operation Vp=(Vp' +Bj-1 X Vref)/4 durchgeführt wird; andernfalls ist es die Operation Vi=(Vi' +Bj-1 x Vref)/4, die durchgeführt wird, Schritt 7. Dann kehrt das Verfahren zu Schritt 2 zurück, um die Variable j wieder zu erhöhen.
Wenn das letzte Bit B&sub1;&sub1; umgewandelt worden ist (d. h. j=12) wird Schritt 8 des Verfahrens eingeleitet, um eine Multiplikation mit 2 auszuführen, die den Wert von Vp betrifft, und dann liefert Schritt 9 die analoge Darstellung Vout=Vi+Vp des digitalen Wortes. Die Vorteile, die ein derartiger Verfahrensweg bietet, sind in der geringen Anzahl von Operatoren zu sehen, die zur Lieferung der analogen Darstellung des digitalen Wortes nötig sind; im vorliegenden Beispiel: ein Teile-durch-4-Operator, und ein Multipliziere-mit-2-Operator (der auf einfache Weise durch einen Additionsoperator ersetzt werden kann) und ein Additionsoperator.
Dies führt zu einer Erleichterung beim Entwerfen des Wandlers und zu der Möglichkeit, eine hohe Genauigkeit mit einer kostengünstigen Schaltung zu kombinieren, da wenige genaue Komponenten erforderlich sind.
Ein komplizierterer Algorithmus, der auf dem gleichen Konzept beruht, ist in dem Flußdiagramm der Figuren 2a und 2b dargestellt. Die Schrittfolge beginnt mit Schritt 109, der ein Ausdruck der Art der Zahl von N Bits eines digitalen Wortes ist. Wenn N eine gerade ganze Zahl ist, schreitet die Schrittfolge zu Schritt 110 weiter, bei dem die Variablen j, Vi und Vp initialisiert werden. Dann wird während eines Schrittes 111 die Zählervariable j erhöht. Die umzuwandelnden Bits b2j-1 und b2j-2 werden während eines Schrittes 112 eingegeben. Das Bit b2j-1 wird erfaßt um zu bestimmen, ob es das höchstwertige Bit (MSB) darstellt, dies stellt Schritt 113 dar. Ist dies nicht der Fall, wird das Verfahren mit den Schritten 114 und 115 fortgesetzt, in denen die Bits b2j-2 und b2j-1 simultan umgewandelt werden. Dann kehrt das Verfahren wieder zum Schritt 111 zurück. Sobald das letzte eingegebene Bit b2j-1 das MSB ist, schreitet die Schrittfolge von Schritt 113 zu den Schritten 117 und 118 fort, in denen die Berechnungen Vp=(Vp' + b2j-2 x Vref)/4 und Vi=(Vi' + MSB x Vref) ausgeführt werden. Die Schrittfolge schreitet von Schritt 117 zu Schritt 118 fort, in der eine Multiplikation mit 2 ausgeführt wird, die den Wert von Vp beeinflußt. Der Schritt, der den Schritten 118 und 119 folgt, ist Schritt 219, der in Figur 2b dargestellt ist und durch Pfeil 120 mit dem vorausgehenden Schritt verbunden ist.
Wenn N eine ungerade ganze Zahl ist, folgt auf Schritt 109 Schritt 210, der in Figur 2b gezeigt ist; während dieses Schritts werden die Variablen j, Vi, Vp initialisiert. Dann, während eines Schrittes 211, wird die Zählervariable j erhöht. Bit b2j-2 wird während eines Schrittes 212 eingegeben; dieses Bit wird getestet, um zu bestimmen, ob es das MSB ist, und dies erfolgt während eines Schrittes 213. Ist dies nicht der Fall, wird Bit b2j-1 während eines Schrittes 214 eingegeben. Dann wird die Schrittfolge mit den Schritten 215 und 216 fortgesetzt, in denen die Bits b2j-2 und b2j-1 simultan umgewandelt werden.
Dann kehrt das Verfahren wieder zu Schritt 211 zurück. Sobald das letzte eingegebene Bit b2j-2 das MSB ist, folgen auf Schritt 213 die Schritte 217 und 218, in denen die Berechnungen Vp = (Vp' + MSB x Vref) und Vi = Vi' x 2 ausgeführt werden.
In der Schrittfolge folgt den Schritten 119, 120 und 217, 218 der Schritt 219, in dem eine Addition von Vi und Vp ausgeführt wird, um Vout zu erhalten. Dann wird das Vorzeichen des digitalen Wortes berücksichtigt, um eine positive oder negative Ausgangsspannung zu liefern. Schritt 221 ist das Ende der Umwandlung.
Schlußfolgernd ist festzustellen, daß die Hauptidee darin besteht, zwei Bits, ein ungerades Bit und ein gerades Bit, gleichzeitig umzuwandeln.
Dies erlaubt eine Minimierung der Anzahl der Schritte, die während eines Umwandlungszyklus benötigt werden, und führt zu der Reduzierung der endgültigen Umwandlungszeit.
Figur 3 zeigt eine Ausführungsform, die dem Flußdiagramm der Figuren 2a und 2b entspricht. Diese Schaltung weist die Eigenschaft auf, hochpräzise Operatoren zu enthalten. Da lediglich wenige Operatoren erforderlich sind, um eine Ausführungsform der Erfindung herzustellen (siehe Figur 1, nur eine Teile-durch-4- Schaltung und eine Multipliziere-mit-2-Schaltung ist erforderlich), erscheint es tatsächlich vernünftig und interessant, Präzisionsoperatoren zu benutzen, wie unten (Figur 5 und 6) beschrieben werden wird, die es ermöglichen, einen einfachen, kompakten, kostengünstigen und genauen Wandler zu erhalten. Darüber hinaus ermöglicht die Verwendung weiter unten beschriebener, exakter Operatoren dem Elektronik-Entwicklungsingenieur, den Wandler in vollständig integrierten Strukturen unterzubringen, da er genau bemessene oder einstellbare Komponenten nicht benötigt.
Das Schema in Figur 3 enthält 3 Blöcke, wobei jeder Block zur Ausführung einer bestimmten Funktion dient. Der erste Block 100 besteht aus einem Operationsverstärker (OP) 31, zwei Kondensatoren 32 und 33, Schalter 30, 32, 35, 36, 37, 38, 39 und 40. Block 200 ist mit Block 100 identisch und besteht aus einem OP 41, zwei Kondensatoren 42 und 43, Schalter 42, 44, 45, 46, 47, 48, 49, 50 und 51. Block 300 enthält einen OP 56, einen Kondensator 52, Schalter 53, 54 und 55. Die Blöcke 100 und 200 dienen zur Ausführung folgender Grundfunktionen: Addition von Spannungen, genaue Multiplikation mit 2 und genaue Division durch 4. Block 300 ist ein Abtast-/Halte-Modul, welches das Verfolgen des analogen Signals ermöglicht, das durch Block 100 geliefert wird, und welches dann dessen momentanen Wert festhält, während Block 100 die nächste Operation beginnt. Die Blöcke 100, 200 und 300 werden im folgenden vollständig beschrieben.
Figur 4 ist ein Fortschrittsdiagramm gemäß dem Flußdiagramm der Figuren 2a und 2b, das die verschiedenen Schritte eines Umwandlungszyklus im Detail zeigt. Das Diagramm zeigt Schritt für Schritt den Zustand eines jeden Schalters. Es wird vorausgesetzt, daß die Anzahl von N Bits des Wortes gerade ist.
Mit den Schritten 401 und 404 beginnt der Umwandlungsprozeß durch Erfassen der ersten beiden Bits B1 und B2.
Während des Schrittes 401 sind die Schalter 34, 36, 40, 44, 46, 50, 53, 54, 55 offen (Zustand 0). Der Zustand der Schalter 30 und 35 ist von dem Wert des ersten Bit B0 abhängig. Die Booleschen Ausdrücke lauten:
Zustand des Schalters 30 = B0,
Zustand des Schalters 35 = .
Ebenso hängt der Zustand der Schalter 45 und 51 von dem Wert des zweiten Bits B1 ab; die Booleschen Ausdrücke lauten:
Zustand des Schalters 45 = ,
Zustand des Schalters 51 = B1.
Die anderen Schalter sind geschlossen (Zustand 1). In diesem Schritt werden die ersten 2 Bits verarbeitet und mit der Division durch 4 von B&sub0;xVref in Block 100 und der Division durch 4 von B&sub1;xVref in Block 200 begonnen.
In Schritt 402 sind die Schalter 30, 34, 35, 37, 39, 44, 45, 47, 49, 51, 53, 54 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1).
In Schritt 403 sind die Schalter 30, 34, 36, 38, 39, 44, 46, 48, 49, 51, 53, 54 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1).
In Schritt 404 sind die Schalter 30, 34, 35, 37, 39, 44, 45, 47, 49, 51 und 54 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). In diesem Schritt wird die Übertragung von B&sub0;xVref/4 von Block 100 zum Abtast-/Halte-Block 300 vollzogen, und die Division durch 4 wird beendet.
Schritte 405 bis 412 bilden einen elementaren Verarbeitungszyklus, der die Umwandlung von 2 aufeinanderfolgenden Bits B2j-2 und B2j-1 (j=2 bis 5) Schritt 14 und 15 der Figur 2 entsprechend ermöglicht.
In Schritt 405 sind die Schalter 30, 35, 36, 40, 44, 45, 47, 49, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt ermöglicht die Übertragung der Spannung Vi von Block 200 zum Block 100.
In Schritt 406 sind die Schalter 30, 34, 36, 37, 39, 45, 46, 50, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt ermöglicht die Übertragung der Spannung Vp von Block 300 zu Block 200.
In Schritt 407 sind die Schalter 34, 36, 38, 39, 44, 46, 47, 49, 51, 53, 54 und 55 offen (Zustand 0); der Zustand der Schalter 30 und 35 ist von dem Wert des Bits B2j-1 abhängig. Die Booleschen Ausdrücke lauten:
Zustand des Schalters 30 = B2j-1
Zustand des Schalters 35 =
Die anderen Schalter sind geschlossen (Zustand 1). Während dieses Schrittes wird die Addition von B2j-1 x Vref mit der Spannung Vi ausgeführt, die während des Schrittes 5 in Block 100 eingeführt worden ist.
In Schritt 408 sind die Schalter 30, 34, 35, 37, 40, 44, 46, 48, 49 und 54 offen (Zustand 0); der Zustand der Schalter 45 und 51 ist vom Wert des Bits B2j-2 abhängig. Die Booleschen Ausdrücke lauten:
Zustand des Schalters 45 =
Zustand des Schalters 51 = B2j-2.
Die anderen Schalter sind geschlossen (Zustand 1). Während dieses Schrittes wird die Addition von B2j-2 x Vref mit der Spannung Vp ausgeführt, die in Schritt 6 in Block 200 eingeführt worden ist. Während dieses Schrittes findet auch die Übertragung der Spannung (Vi' + B2j-1 x Vref) von Block 100 zum Block 300 statt.
In Schritt 409 sind die Schalter 30, 35, 36, 40, 44, 45, 47, 50, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Während dieses Schrittes endet der Additionsvorgang in Block 200, und die Spannung (Vp' + B2j-2 x Vref) wird von Block 200 zum Block 100 übertragen, um einen neuen Teile-durch-4-Zyklus zu beginnen.
In Schritt 410 sind die Schalter 30, 34, 35, 37, 39, 45, 46, 50, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Während dieses Schrittes wird die Übertragung von (Vi' + B2j-1 x Vref) von Block 300 zu Block 200 ausgeführt, um einen neuen Teile-durch-4-Zyklus zu beginnen. Dieser Schritt ist gleichzeitig die zweite Phase der Division durch 4 der Spannung (Vp' + B2j-2 x Vref) in Block 200.
In Schritt 411 sind die Schalter 30, 34, 36, 38, 39, 44, 45, 47, 49, 51, 53, 54 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt ist die zweite Phase der Division durch 4 von (Vi' + B2j-1 x Vref) in Block 200 und die dritte Phase der Division durch 4 der Spannung (Vp' + B2j-2 x Vref) in Block 100.
In Schritt 412 sind die Schalter 30, 34, 35, 37, 39, 44, 46, 48, 49, 51 und 54 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt das Ende der Division durch 4 im Block 100 und den Übergang der Spannung (Vp' + B2j-2 x Vref) vom Block 100 zum Block 300 dar. Dieser Schritt ist auch die dritte Phase der Division durch 4 von (Vi' + B2j-1 x Vref) in Block 200.
Dann wird die Zählervariable j erhöht, und die Schritte 5 bis 12 werden solange wiederholt, bis j=6 ist (die letzten umzuwandelnden Bits sind das MSB und das Vorzeichenbit). Wenn j=6, erreicht die Schrittfolge Schritt a.
In Schritt a sind die Schalter 30, 35, 36, 40, 44, 45, 47, 49, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt das Halten von Vi im Block 300 und den Übergang von Vp im Block 100 dar (erste Phase einer Addition).
In Schritt b sind die Schalter 30, 34, 36, 37, 39, 45, 46, 50, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt den Beginn einer Multiplikation mit 2 im Block 200 und die zweite Phase der Addition in Block 100 dar.
In Schritt c sind die Schalter 34, 36, 38, 39, 44, 46, 47, 49, 51, 53 und 55 offen (Zustand 0); der Zustand der Schalter 30 und 35 hängt vom Wert des Bits MSB ab. Die Booleschen Ausdrücke sind:
Zustand des Schalters 30 = MSB
Zustand des Schalters 35 = MSB
Die anderen Schalter sind geschlossen (Zustand 1). Während dieses Schrittes wird die Addition der Spannung, die dem MSB in Block 100 entspricht, ausgeführt, und die zweite Phase der Multiplikation mit 2 in Block 100 erzeugt.
In Schritt d sind die Schalter 30, 34, 36, 37, 39, 45, 46, 48, 49, 51, 53 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt die dritte Phase der Multiplikation mit 2 in Block 200 und das Ende der Addition des MSB im Block 100 dar.
In Schritt e sind die Schalter 30, 35, 36, 38, 39, 44, 45, 47, 50, 51, 53, 54 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt das Ende der Multiplikation der ungeraden Werte mit 2 und die Addition dieses Ergebnisses mit den geraden Werten in Block 100 dar.
In Schritt f sind die Schalter 30, 34, 35, 37, 40, 44, 45, 46, 47, 48, 49, 50, 51, 53, 54 und 55 offen (Zustand 0); die anderen Schalter sind geschlossen (Zustand 1). Dieser Schritt stellt die Ausgabe des endgültigen Wertes 2 x Vp + Vi dar.
Das Vorzeichenbit wird dadurch berücksichtigt, daß einfach jede Addition durch eine Subtraktion ersetzt wird; dies erfordert einen weiteren Taktzyklus für jedes Bit, weil eine Subtraktion einen Taktzyklus mehr als eine Addition benötigt.
Figuren 5a, 5b, 5c und 5d zeigen im Detail den Verfahrensabschnitt, in dem der Block 100 (und 200) eine genaue Multiplikation mit 2 durchführt. Diese Operation ist ebenfalls in der Literatur beschrieben (1984 IEEE - ISSCC, Mittwoch, 22. Februar 1984).
Der Block 100 enthält einen Operationsverstärker (OP) 31 (Figur 3), dessen erster Eingang an Masse angeschlossen ist und dessen zweiter Eingang mit einem ersten Anschluß der Schalter 37, 38 und von Kondensator 32 verbunden ist. Der zweite Anschluß des Kondensators 32 ist mit einem ersten Anschluß der Schalter 30, 34, 35 und 36 verbunden. Die zweiten Anschlüsse der Schalter 30, 34, 35 und 36 sind mit der Vorspannung Vref, dem Ausgang des OP 41, der Masse und dem Ausgang des OP 31 verbunden. Die zweiten Anschlüsse der Schalter 37 und 38 sind mit dem Ausgang des OP 31 und dem ersten Anschluß der Schalter 39 und 40 verbunden. Die zweiten Anschlüsse der Schalter 40 und 39 sind an den Ausgang des OP 31 und an Masse angeschlossen. Es sollen folgende Annahmen gelten:
- der OP 31 besitzt eine Offsetspannung OFF;
- C32 und C33 sind die numerischen Werte der Kondensatoren 32 und 33, die sich nur durch die Fehlanpassung zwischen den zwei Kondensatoren unterscheiden;
- die folgende Beziehung gilt:
C33 = (1+E). C32, worin E der Koeffizient ist, der die Fehlanpassung der zwei Kondensatoren darstellt;
- Vout die Ausgangsspannung des OP 31 ist.
Wenn die Schalter 34, 37, 38 und 39 geschlossen sind, und die anderen Schalter offen sind, sind das Schaltbild des Blocks 100 in Figur 3 und das Schaltbild aus Figur 5a äquivalent. Dieser Schritt führt ein erstes Abtasten der Eingangsspannung und eine Beseitigung der Offsetspannung durch..
In der Tat wird zuerst Kondensator 32 bis auf eine Spannung geladen, die gleich der Eingangsspannung minus der Offsetspannung des OP 31 ist, während Kondensator 33 bis auf die Offsetspannung des OP 31 geladen wird.
Wenn die Schalter 35, 38, 40 geschlossen sind und die anderen Schalter einmal offen sind, sind das Schaltbild des Blocks 100 und das Schaltbild der Figur 5b äquivalent; die Rückkopplungsschleife ist geöffnet, Kondensator 33 ist mit dem Ausgang des OP 31 verbunden und Kondensator 32 ist nicht an die Spannungsquelle Vin, sondern an Masse angeschlossen.
C32 wird entladen und dessen Ladung wird auf C33 übertragen.
Wenn die Schalter 34, 37, 40 geschlossen sind und die anderen offen sind, sind das Schaltbild von Block 100 und das Schaltbild aus Figur 5c äquivalent: Kondensator 33 ist nicht mit dem Additionsknoten verbunden, um die vorausgegangene Ladung in sich aufrechtzuerhalten, und der Eingang wird wieder an 32 geschlossen.
Wenn die Schalter 36, 38, 39 geschlossen sind und die anderen offen sind, sind das Schaltbild von Block 100 und das Schaltbild aus Figur 5d äquivalent: die Ladung im Kondensator 33 wird wieder auf 32 übertragen, der zusätzlich die Ladung trägt, die gerade, wie in Figur 5c gezeigt, abgetastet worden ist.
Dies liefert eine Ausgangsspannung, die das Doppelte der Eingangsspannung unabhängig vom Verhältnis der Kondensatoren ist (in zweiter Ordnung bezüglich der Fehlanpassung der Kondensatoren). Die Schrittfolge erfordert vier Taktschritte zur Vervollständigung.
Block 200 und Block 100 sind identisch.
Eine charakteristische Eigenschaft dieser Ausführungsform der Erfindung ist die, daß der Block 100 (und 200) wieder verwendet wird, um eine genaue Division durch 4 durchzuführen. Allerdings sind die Zustände der Schalter in den Schritten eines Divisionszyklus von den vorhin genannten verschieden.
Figuren 6a, 6b, 6c und 6d zeigen die vier Schritte, die den Ablauf der Division durch 4 ermöglichen.
Wenn Schalter 34, 37, 38 und 39 geschlossen sind und die anderen Schalter offen sind, sind der Block 100 und das Schaltbild aus Figur 6a äquivalent. In diesem Schritt wird wie vorhin ein erstes Abtasten der Eingangsspannung und eine Beseitigung der Offsetspannung durchgeführt.
Wenn die Schalter 36, 38 und 40 geschlossen und die anderen Schalter offen sind, sind der Block 100 und das Schaltbild der Figur 6b äquivalent. In diesem Schritt wird eine Umverteilung der Ladung von Kondensator 32 auf Kondensator 33 durchgeführt. Die Ausgangsspannung ist:
Vout= Vin / (2+E).
Wenn die Schalter 35, 37 und 40 geschlossen und die anderen Schalter offen sind, sind der Block 100 und das Schaltbild aus Figur 6c äquivalent. In diesem Schritt wird ein Aufrechterhalten der vorausgegangenen Ladung in Kondensator 33 und eine Entladung des Kondensators 32 durchgeführt.
Wenn die Schalter 36, 38 und 40 geschlossen und die anderen Schalter offen sind, sind der Block 100 und das Schaltbild aus Figur 6d äquivalent. In diesem Schritt wird eine zweite Ladungsübertragung von Kondensator 33 auf Kondensator 32 durchgeführt. Die Ausgangsspannung beträgt dann:
Vout = (Vin / 4) x [(1+E) / (1+E/2)²]
Die Taylorreihenentwicklung von (1+E) / (1+E/2)² zeigt, daß diese Funktion bezüglich E zweiter Ordnung ist.
Schlußfolgernd ist festzustellen, daß die Eingangsspannung genau durch 4 (bis zur zweiten Ordnung bezüglich E) ohne jeden Fehler dividiert worden ist, der auf die Fehlanpassung der Kondensatoren zurückzuführen ist. Die Offsetspannung des Operationsverstärkers wird während des Zyklus beseitigt.
Figuren 7a und 7b zeigen den bekannten Verfahrensablauf, der es Block 300 ermöglicht, eine Abtast-/Halte-Funktion, im allgemeinen das Erfassen eines Eingangssignals und das daran anschließende Aufrechterhalten seines augenblicklichen Wertes, durchzuführen.
Der Block 300 enthält einen Operationsverstärker 56 (Figur 3), dessen erster Eingang an Masse angeschlossen und dessen zweiter Eingang mit einem ersten Anschluß des Schalters 53 und Kondensators 52 verbunden ist. Der zweite Anschluß des Kondensators 52 ist mit dem ersten Anschluß des Schalters 55 und des Schalters 54 verbunden. Die zweiten Anschlüsse der Schalter 55 und 54 sind mit dem Ausgang des OP 31 und dem Ausgang des OP 56 verbunden. Der zweite Anschluß des Schalters 53 ist mit dem Ausgang des OP 56 und dem Anschluß des Schalters 44 verbunden.
Wenn Schalter 54 offen ist (Zustand 0) und die anderen Schalter geschlossen sind (Zustand 1), sind Block 300 und das Schaltbild aus Figur 7a äquivalent. In diesem Schritt wird ein erstes Abtasten der Eingangsspannung Vin vollzogen.
Wenn Schalter 53 und 55 offen sind (Zustand 0) und die anderen geschlossen sind (Zustand 1), sind Block 300 und das Schaltbild aus Figur 7b äquivalent. In diesem Schritt wird der augenblickliche Wert von Vin aufrechterhalten der, wie in Figur 7a gezeigt, abgetastet worden ist.
Es ist anzumerken, daß die unten beschriebene Schaltung vorteilhaft mit zwei vollständigen Differenz-Operationsverstärkern implementiert werden kann, die jeweils zwei Eingänge und zwei Ausgänge aufweisen. In der Tat wird eine solche Struktur das Signal-Rausch-Verhältnis erhöhen und ein leichteres Verarbeiten des Vorzeichens in Schritt 220 ermöglichen. Diese Implementierung ist für den Fachmann naheliegend.

Claims

1. Digital-Analog-Umwandlungsverfahren zum Umwandeln eines N Bits umfassenden Wortes (B(N-1)B(N-2)...B1B0) in dessen analoge Darstellung, wobei N eine gerade ganze Zahl ist, wobei das digitale Wort aus einer ersten Folge ungerader Bits B(2j-1) und einer zweiten Folge gerader Bits B(2j-2) besteht, worin J = 1 bis N/2 ist, wobei die Umwandlung eines ungeraden Bits und die Umwandlung eines geraden Bits parallel durchgeführt werden, wobei das Verfahren folgende Schritte aufweist:

- Detektieren (113), ob das ungerade Bit (B(2j-1)) unter den zwei parallel umgewandelten Bits das höchstwertige Bit (MSB) ist,

- Erzeugen (115) einer ersten Folge analoger Spannungen Vi, die die folgende Beziehung Vi = (Vi' + B(2j-1) x Vref)/4 erfüllen, wobei die erste Folge analoger Werte das Ergebnis der Umwandlung der ungeraden Bits ist und Vref eine Referenzspannung ist, und paralleles Erzeugen (114) einer zweiten Folge analoger Spannungen Vp, die die Beziehung Vp = (Vp' + B(2j-2) x Vref)/4 erfüllen, wobei die zweite Folge analoger Spannungen das Ergebnis der Umwandlung der geraden Bits ist, worin Vi' und Vp' die analogen Spannungen Vi und Vp sind, die im vorausgegangenen Schritt erzeugt worden sind,

- Erzeugen (118) einer analogen Spannung Vi, die der Beziehung Vi = Vi' + MSB x Vref genügt, als Reaktion auf das Detektieren eines ungeraden Bits, welches das höchstwertige Bit ist, und Erzeugen (117) einer analogen Spannung Vp, die der Beziehung Vp = (Vp' + B(2j-2) x Vref)/4 genügt,

- Multiplizieren (119) der analogen Spannung Vp mit 2,

- Addieren (219) der analogen Spannung Vp zu der analogen Spannung Vi, um eine analoge Darstellung des digitalen Wortes zu liefern.

2. Digital-Analog-Umwandlungsverfahren zum Umwandeln eines N Bits umfassenden Wortes B(N-1)B(N-2)...B1B0) in dessen analoge Darstellung, wobei N eine ungerade ganze Zahl ist, wobei das digitale Wort aus einer ersten Folge ungerader Bits B(2j-1) und einer zweiten Folge gerader Bits B(2j-2) besteht, worin j = 1 bis (N+1)/2 ist, wobei die Umwandlung eines ungeraden Bits und die Umwandlung eines geraden Bits parallel ausgeführt wird, wobei das Verfahren folgende Schritte aufweist:

- Detektieren (213) ob das gerade Bit (B(2j-2)) unter den zwei parallel umgewandelten Bits das höchstwertige Bit (MSB) ist,

- Solange das umzuwandelnde gerade Bit nicht das höchstwertige Bit ist, Erzeugen (216) einer ersten Folge analoger Spannungen Vi, die die folgende Beziehung Vi = (Vi' + B(2j-1) x Vref)/4 erfüllen, wobei die erste Folge analoger Werte das Ergebnis der Umwandlung der geraden Bits ist und Vref eine Referenzspannung ist, und paralleles Erzeugen (215), einer zweiten Folge analoger Spannungen Vp, die die Beziehung Vp = (Vp' + B(2j-2) x Vref)/4 erfüllen, wobei die zweite Folge analoger Spannungen das Ergebnis der Umwandlungen der geraden Bits ist, worin Vi' und Vp' die analogen Spannungen Vi und Vp sind, die im vorausgegangenen Schritt erzeugt worden sind,

- Erzeugen (218) einer analogen Spannung Vi, die der Beziehung Vi = Vi x 2 genügt, und Erzeugen (217) einer analogen Spannung Vp, die der Beziehung Vp = Vp' + MSB x Vref genügt, als Reaktion auf das Detektieren eines geraden Bits, welches das höchstwertige Bit ist,

- Addieren (219) der analogen Spannung Vp zu der analogen Spannung Vi, um eine analoge Darstellung des digitalen Wortes zu erhalten.