DE3586696T2

DE3586696T2 - Pcm-coder/decoder mit zweidraht/vierdrahtumwandlung.

Info

Publication number: DE3586696T2
Application number: DE8585106606T
Authority: DE
Inventors: Eiichi Amada; Masaru Kokubo; Takahiko Kozaki; Shigeo Nishita; Kazuo Yamakido
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-30
Filing date: 1985-05-29
Publication date: 1993-04-01
Anticipated expiration: 2005-05-30
Also published as: EP0163298A2; EP0163298B1; US4796296A; DE3586696D1; EP0163298A3

Description

HINTERGRUND DER ERFINDUNG

(1) Gebiet der Erfindung

Die vorliegende Erfindung betrifft einen PCM-Kodierer und -Dekodierer mit der Funktion einer Zweidraht/Vierdraht-Umwandlung, spezieller einen Kodierer und Dekodierer (CODEC), der in der Teilnehmerschaltung eines Digitalvermittlungssystems usw. verwendet wird, bei dem ein auf eine Vierdraht-Empfangsleitung gelegtes PCM-Signal dekodiert und in ein Analogsignal umgewandelt wird, das auf eine eine Teilnehmerleitung darstellende Zweidrahtleitung gegeben wird, während ein Analogsignal von der Zweidraht-Teilnehmerleitung in ein PCM-Signal kodiert wird, das auf eine Vierdraht-Übertragungsleitung gegeben wird.

(2) Beschreibung des Standes der Technik

Die Teilnehmerschaltung eines Vermittungsplatzes ist so ausgebildet, daß sie die Funktionen einer Batteriespeisung, eines Überspannungsschutzes, des Läutvorgangs, der Überwachung, des PCM-Kodierens und -Dekodierens, der Zweidraht/ Vierdraht-Umwandlung, einer Testfunktion usw. aufweist.
Bei einer Anordnung mit diesen Funktionen wurde eine Schaltung für die Zweidraht/Vierdraht-Umwandlung bisher getrennt von einem PCM-Kodierer und -Dekodierer ausgebildet. In letzter Zeit wird es jedoch angesichts der Fortschritte der Halbleiterintegrationstechnik und der Signalverarbeitungsschaltungstechnik untersucht, die Wandlerschaltung einheitlich mit dem PCM-Kodierer und -Dekodierer aufzubauen (Electronics/5. Mai 1982, S. 113-118). Um die Funktion einer Zweidraht/Vierdraht-Umwandlung unter Verwendung einer elektronischen Schaltung zu realisieren, darf ein Eingangssignal von einer Empfangsschaltung nur auf eine bidirektionale Zweidrahtleitung, wie eine Teilnehmerleitung, gegeben werden, um nicht zu einer Übertragungsleitung zurückzulaufen, und es muß dann als Ausgangssignal ausgegeben werden. Zu diesem Zweck ist in einem bisher vorgeschlagenen PCM-Kodierer und -Dekodierer eine Schaltung zum Aufheben eines Rücksignals, d. h. eine Ausgleichsschaltung aus einer digitalen Schaltung einheitlich mit dem PCM-Kodierer und -Dekodierer aufgebaut. Genauer gesagt, wird ein zu übertragendes analoges Sprachsignal von einer Zweidraht-Leitung über ein Vorfilter zum Entfernen von Hochfrequenzrauschen und einen A/D-Wandler in ein digitales Signal umgewandelt, und die Bandbreite des digitalen Signals wird durch ein Digitalfilter begrenzt, und danach wird es einer Übertragungsleitung als PCM-Signal zugeführt. Andererseits wird das von einer Empfangsleitung empfangene PCM-Signal in seiner Bandbreite durch ein Digitalfilter begrenzt und durch einen D/A-Wandler und ein Nachfilter weitergeleitet, um einer Zweidraht-Leitung als analoges Sprachsignal zugeführt zu werden. Die Ausgleichsschaltung ist so aufgebaut, daß ein Filter, das eine Charakteristik aufweist, die der Übertragungscharakteristik des Pfades des Rücksignals angenähert ist, zwischen den A/D-Wandler und den D/A-Wandler eingefügt ist, um das Ausgangssignal des Filters vom Ausgangssignal des A/D-Wandlers abzuziehen.
Mit dem oben angegebenen PCM-Kodierer und -Dekodierer ist im allgemeinen eine Verstärkungsschaltung im Pfad des Rücksignals versehen. Daher tritt manchmal der Fall auf, daß das Streusignal eine größere Amplitude erhält als das empfangene Signal und den Kodierpegel des A/D-Wandlers überschreitet. Selbst wenn das Streusignal nicht höher ist als der maximale Kodierpegel, wird das Rücksignal dem Signal von der Zweidraht-Leitung, das übertragen werden soll, überlagert, was zu der Schwierigkeit führt, daß der Dynamikbereich des Übertragungssignals unzureichend wird, was das S/R-Verhältnis verschlechtert.
Wenn es beabsichtigt ist, den Kodierer und den Dekodierer in Form einer LSI zu realisieren, kann darüber hinaus die zusammengesetzte Amplitude des Rücksignals und des Übertragungssignals eine Versorgungsspannung überschreiten, was die LSI zerstört.
Im Gegensatz zur vorstehend angegebenen Ausgleichsschaltung, die durch eine insgesamt digitale Schaltung realisiert ist, wird auch überlegt, daß eine Ausgleichsschaltung nur aus analogen Schaltungen aufgebaut ist und zwischen dem Eingang eines A/D-Wandlers und dem Ausgang eines D/A-Wandlers ausgebildet ist. Da die Ausgleichsschaltung jedoch für verschiedene Lasten, d. h. Impedanzen auf der Seite der Zweidraht-Leitung geeignet sein muß, muß sie mehrere Analogschaltungen mit verschiedenen Übertragungsfunktionen aufweisen, und es ist eine Schaltung zum Auswählen und Steuern der optimalen Analogschaltung erforderlich. Im Fall eines digitalen Schaltungssystems können mehrere Ausgleichsschaltungen leicht dadurch realisiert werden, daß der Koeffizient einer Multipliziereinheit verändert wird, ohne daß irgendeine Schaltungsvorrichtung hinzuzufügen ist, wohingegen im Fall eines analogen Schaltungssystems die Realisierung mehrerer Ausgleichsschaltungen für unterschiedliche Übertragungsfunktionen es erfordert, daß zwischen verschiedenen Widerständen, Kondensatoren, Operationsverstärkern usw. umgeschaltet wird und diese verwendet werden, was zu einer großen Abmessung der Schaltungsvorrichtung führt, was die Schwierigkeit nach sich zieht, daß bei LSI-Realisierung keine wirtschaftliche Belegungsfläche erzielt werden kann.
Darüber hinaus ist eine Schaltungsanordnung gemäß dem ersten Teil von Anspruch 1, die eine analoge Ausgleichsschaltung und eine digitale Ausgleichsschaltung aufweist, aus "The Bell System Technical Journal", Vol. 60, Nr. 7, S. 1585- 1619, September 1981 bekannt. Die analoge Ausgleichsschaltung erfordert jedoch eine spezielle Übertragungsfunktion mit einem Pol und eine Frequenzcharakteristik, bei der der Nullpunkt festgelegt ist, damit die Impedanz eines Zweidraht/Vierdraht-Schnittstellenbereichs (z. B. eines Transformators) gemeistert werden kann, wie auch mehrere Impedanzen von Zweidraht-Teilnehmerleitungen. Demgemäß erfordert die Realisierung einer solchen analogen Ausgleichsschaltung einen Kondensator oder eine Induktivität mit vergleichsweise großem Elementwert, und LSI-Realisierung ist tatsächlich aus wirtschaftlichem Gesichtspunkt unmöglich, wie im vorigen Fall. Darüber hinaus ändert bei einer analogen Ausgleichsschaltung eine Schwankung im Absolutwert des Elementwerts direkt die Frequenz/Verstärkung-Charakteristik und die Phasencharakteristik eines Rücksignals, und es wird sehr schwierig, ein Rücksignal durch die digitale Ausgleichsschaltung in der folgenden Stufe genau zu unterdrücken.
Ein weiterer PCM-Kodierer/Dekodierer ist aus "Electronics Engineering", Vol. 55, Nr. 684, S. 37-43, Dezember 1983 bekannt, bei dem Kompression des PCM-Signals durch einen mit der wegführenden Übertragungsleitung verbundenen Signalprozessor ausgeführt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, einen PCM- Kodierer und -Dekodierer mit einer das Rücksignal wirkungsvoll unterdrückenden Ausgleichsschaltung anzugeben, mit einer Schaltungsanordnung die volle LSI-Realisierung erlaubt.
Diese Aufgabe wird durch den PCM-Kodierer und -Dekodierer gelöst, wie er durch Anspruch 1 definiert ist.
Gemäß der Erfindung ist die Ausgleichsschaltung in zwei Teile unterteilt, wobei der erste Teil eine Digitalschaltung bildet, die zwischen die Eingangsseite eines D/A-Wandlers und die Ausgangsseite eines A/D-Wandlers eingefügt ist, und der zweite Teil eine Analogschaltung bildet, die zwischen die Ausgangsseite des D/A-Wandlers und die Eingangsseite des A/D-Wandlers eingefügt ist und kein Frequenzverhalten, d. h. eine frequenzunabhängige Verstärkung, aufweist. Die Analogschaltung wird dazu verwendet, den Pegel des Rücksetzsignals zuverlässig abzusenken, wodurch eine Verschlechterung im S/R-Verhältnis des A/D-Wandlers verringert wird, und die Digitalschaltung wird dazu verwendet, die Übertragungsfunktion eines Digitalfilters abhängig von der Impedanz auf der Seite einer Zweidraht-Übertragungsleitung zu ändern, wodurch das Rücksignal mit hoher Genauigkeit aufgehoben werden kann.
Gemäß einem bevorzugteren Funktionsgesichtspunkt der vorliegenden Erfindung wird ein Schaltungsabschnitt, dessen Abtastfrequenz hoch ist, d. h. dessen Abtastperiode kurz ist, verwendet, um eine Signalverzögerung einzustellen, wodurch eine Verzögerungskompensation hoher Genauigkeit erlaubt ist und ausreichender Rückwärtsverlust erzielt wird.
Die oben angegebenen und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung deutlicher, die in Verbindung mit den beigefügten Zeichnungen erfolgt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Diagramm, das die Anordnung eines Ausführungsbeispiels eines erfindungsgemäßen PCM-CODEC zeigt.
Fig. 2 zeigt ein Diagramm zur Frequenzcharakteristik der Übertragungsfunktionen von Rücksignalen.
Fig. 3 und 4 sind Schaltbilder, die jeweils ein Ausführungsbeispiel einer analogen Ausgleichsschaltung in Fig. 1 zeigen.
Fig. 5 zeigt die Anordnung eines anderen Ausführungsbeispiels eines erfindungsgemäßen CODEC.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE

Fig. 1 ist ein Diagramm, das die Anordnung eines Ausführungsbeispiels eines erfindungsgemäßen PCM-Kodierers und -Dekodierers (CODEC) zeigt. In der Funktion ist ein von einer gestrichelten Linie O umschlossener Abschnitt ein Kodier- und Dekodierabschnit mit einer Ausgleichsschaltung, während der andere Abschnitt ein Ersatzschaltbild ab den analogen Eingangs- und Ausgangsanschlüssen 1 und 10 dieses Kodierers und Dekodierers für ein Telefongerät ist, und für die Beschreibung der vorliegenden Erfindung mitdargestellt ist. Ein PCM-Signal von einer (nicht dargestellten) Empfangsleitung, die eine Vierdraht-Leitung ist, wird einem Anschluß 6 zugeführt, und seine Bandbreite wird durch ein Digitalfilter 7 begrenzt. Ein Teil des sich ergebenden Signals wird durch einen D/A-Wandler 8 in ein Analogsignal umgewandelt, das durch ein Nachfilter 9 geglättet wird und dann vom Anschluß 10 als dekodiertes, analoges Sprachsignal ausgegeben wird. Andererseits wird ein zu übertragendes, analoges Sprachsignal über den Eingangsanschluß 1, einen Addierer 14 und ein Vorfilter 2 zum Entfernen von Hochfrequenzrauschen an einen A/D-Wandler 3 gegeben, durch den es in ein Digitalsignal umgewandelt wird. Weiterhin wird das Digitalsignal über einen Addierer 12 weitergeleitet, und seine Bandweite wird durch ein Digitalfilter 4 begrenzt, woraufhin das sich ergebende Signal über einen Ausgangsanschluß 5 auf eine (nicht dargestellte) Übertragungsleitung einer Vierdraht-Leitung als PCM-Signal ausgegeben wird.
Wie es später im einzelnen erörtert wird, bilden ein Digitalfilter 11 und ein Analogfilter 13 die Ausgleichsschaltung zusammen mit dem Addierer 12 bzw. dem Addierer 14. Diese Ausgleichsschaltung ist eine-Schaltung zum Beseitigen eines Signals, das auf solche Weise auftritt, daß das Analogsignal vom Anschluß 10 über einen Verstärker 16, eine Anschlußimpedanz 17 und einen Verstärker 16 zurückkehrt, und sie bildet einen wesentlichen Teil der vorliegenden Erfindung.
Nachdem das empfangsseitige, analoge Sprachsignal durch den äußeren Verstärker 16 (Verstärkung b) hindurchgelaufen ist, wird ihre Spannung vom Anschluß 10 durch die Anschlußschaltung (Impedanz ZT) 17 geteilt, und das sich ergebende Signal wird einer telefonseitigen Zweidraht-Leitung 18 zugeführt (Impedanz ZL) 18. Andererseits wird das übertragungsseitige, analoge Sprachsignal von einer Signalquelle 19 durch die Impedanz 18 hindurchgeleitet und wird durch die Anschlußimpedanz 17 geteilt, und das sich ergebende Signal wird dem Eingangsanschluß 1 des Kodierers und Dekodierers über den äußeren Verstärker 15 zugeführt (Verstärkung a). Dabei kehrt ein Teil des empfangsseitigen Analogsignals zur Sendeseite zurück. Daher nimmt eine Spannung v&sub1; am Anschluß 1 einen Wert ein, wie er durch die folgende Gleichung ausgedrückt wird, wenn vs und vr die Signalspannungen der Signalquelle 19 bzw. am Anschluß 10 bezeichnen:
Bei der obigen Gleichung ist die Komponente des Rücksignals der zweite Term. Beispielhaft werden hier die folgenden vier typischen Impedanzen, wie sie telefonseitigen Zweidraht-Leitungen in Nordamerika entsprechen, konkret untersucht:
s in der obigen Gleichung ist ein Symbol, das eine komplexe Winkelfrequenz anzeigt. Die Anschlußimpedanz ZT wird so ausgewählt, daß sie ZL0 ist, und die Übertragungsfunktion HBNO für die erste Ausgleichsschaltung 13 wird zu HBNO = k (reelle Zahl) angenommen. In diesem Fall wird die Übertragungsfunktion für die jeweiligen Rücksignale am Anschluß 1 für ZL = ZLi (i = 0, 1, 2, 3) die folgende:
und die Übertragungsfunktion Hli der Rücksignale am Ausgang 30 des Addierers 14 wird:
Demgemäß kann dann, wenn k = abZLi/(ZLO + ZLi) eingesetzt werden kann, Hli = 0 erhalten werden und die Rücksignale hinter dem Ausgang des Addierers 14 können vollständig aufgehoben werden. Unter den Faktoren sind die Werte der Verstärkungen a und b eindeutig durch die Pegelbedingungen des Vermittlungssystems festgelegt, jedoch weist ZLi verschiedene Frequenzcharakteristiken auf, wie in den zuvor angegebenen Gleichungen (2)-(5), so daß ein perfektes Aufheben unmöglich ist. Wenn jedoch beispielsweise k = 1 für ab = 2 angenommen wird, kann zumindest das Rücksignal für ZLi = ZLO perfekt aufgehoben werden, und darüber hinaus können die Rücksignalpegel für die anderen Impedanzen wirkungsvoll abgesenkt werden. Fig. 2 zeigt die Vergleichsergebnisse für die Charakteristik 5-1-i für Hoi und die Charakteristik 5-2-i für Hli (wobei i = 1, 2, 3) ist, wie für die vorstehend angegebene Bedingung ausgewertet. Für alle ZLi (i = 1, 2, 3) besteht die Wirkung einer Unterdrückung des Rücksetzsignals von mindestens 6 dB im schlechtesten Punkt von 3,4 kHz, und der dynamische Bereich des Übertragungssignals kann in diesem Ausmaß vergrößert werden, so daß das S/R-Verhältnis verbessert werden kann.
Fig. 3 zeigt eine Schaltung, die ein Ausführungsbeispiel der Ausgleichsschaltung 13 und des Addierers 14 in Fig. 1 für den Fall ab > 0 veranschaulicht. Ein Anschluß 4-8 ist mit dem Eingangsanschluß 1 verbunden, ein Anschluß 4-9 ist mit der Ausgangsseite des Nachfilters verbunden, und ein Anschluß 4-14 ist mit der Eingangsseite des Vorfilters verbunden. Ein Kondensator 4-6 (Kapazität C&sub4;), ein Kondensator 4-7 (Kapazität C&sub5;) und ein Operationsverstärker 4-2 bilden einen wohlbekannten Verstärker (Verstärkung = C&sub4;/C&sub5;). Ähnlich bilden ein Kondensator 4-3 (Kapazität C&sub1;), ein Kondensator 4-4 (Kapazität C&sub2;), ein Kondensator 4-5 (Kapazität C&sub3;) und ein Operationsverstärker 4-1 eine Additionsschaltung zwischen der Eingangsspannung am Anschluß 4-8 und der Ausgangsspannung 4-2. Darüber hinaus bilden ein Kondensator 4-11 (Kapazität C&sub6;), ein Kondensator 4-12 (Kapazität C&sub7;) und ein Operationsverstärker 4-13 einen invertierenden Verstärker 4-0 (Verstärkung C&sub6;/C&sub7;) für die Ausgangsspannung des Verstärkers 4/1. Wenn mit v&sub8; und v&sub9; die Eingangsspannungen der Anschlüsse 4-8 bzw. 4-9 bezeichnet werden, wird die Ausgangsspannung v&sub1;&sub4; des invertierenden Verstärkers 4-0:
Hierbei gilt unter der Annahme C&sub1;= C&sub2;= C&sub3; und C&sub6;= C&sub7;:
Da v&sub8;/v&sub9;= H0i und v&sub1;&sub4;/v&sub9;= Hli gelten, wird Gleichung (9) dadurch in Übereinstimmung mit Gleichung (7) gebracht, daß HBNO = k = C&sub4;/C&sub5; gesetzt wird.
Demgemäß ist ersichtlich, daß die Schaltung von Fig. 3 die gewünschte Ausgleichsschaltung 13 und den Addierer 14 in Fig. 1 realisiert. Darüber hinaus kann die Schaltung von Fig. 3 an verschiedene Verstärkungswerte ab der äußeren Schaltung dadurch angepaßt werden, daß das Verhältnis von C&sub4; und C&sub5; verändert wird.
Genauer gesagt, wird für ab = 2 die Bedingung C&sub4;=C&sub5; gesetzt, wodurch k = 1 realisiert werden kann, und für z. B. ab = 1,5 und ab = 3 werden C&sub4;= (3/4) C&sub5;(k = 3/4) bzw. C&sub4;= (3/2) C&sub5;(k = 3/2) gesetzt, wodurch für die Impedanzen der Gleichungen (2)-(5) Wirkungen erzielt werden können, die denjenigen ziemlich ähnlich sind, die durch Fig. 2 veranschaulicht sind.
Fig. 4 zeigt ein Ausführungsbeispiel der Ausgleichschaltung 13 und des Addierers 14 in Fig. 1 für den Fall ab < 0. Da in diesem Fall die Phase des Rücksignals am Anschluß 4-8 invertiert ist, muß das Signal zum Aufheben, das vom Anschluß 4-9 zugeführt wird, nicht phaseninvertiert werden. Es ist demgemäß möglich, die Kondensatoren 4-6 und 4-7 und den Verstärker 4-2 wegzulassen und das Ausgangssignal vom Nachfilter direkt auf den Kondensator 4-4 zu geben. Der Betrieb dieses Ausführungsbeispiels kann leicht aus dem obigen, ersten Ausführungsbeispiel vermutet werden und wird nicht erläutert.
In den Fig. 3 oder 4 kann auf den durch eine gestrichelte Linie angedeuteten invertierenden Verstärker 4-0 in solcher Weise verzichtet werden, daß die Ausgangsspannung 4-10 des Verstärkers 4-1 als Ausgangssignal für das Vorfilter verwendet wird. Im Ergebnis ist die Phase des Ausgangssignals vom Addierer auf das Eingangssignal vom Anschluß 4-8 hin invertiert. Hinsichtlich irgendeines diesbezüglich zuschreibbaren Einflusses kann die Phasenumkehr des Signals, falls erforderlich, an irgendeiner gewünschten Stelle des Vorfilters, des A/D-Wandlers, des Digitalfilters usw. erfolgen, wobei die Phasenumkehr durch Verwendung eines bereits umfassend und allgemein bekannten Verfahrens möglich ist.
Darüber hinaus können mit einer (nicht dargestellten) Anordnung, bei der irgendeiner der Kondensatoren C&sub4;, C&sub5; und C&sub2; in Fig. 3 oder Fig. 4 in mehrere, jeweils mit Schaltern versehene Kondensatoren aufgeteilt ist, die Kapazitätsverhältnisse (d. h. die Werte von k) in festgelegter oder automatischer Auswahlweise abhängig von der Verstärkung (ab) der externen Schaltung oder der Impedanz ZLi der Zweidrahtleitung umgeschaltet werden.
Nachfolgend wird die zulässige Spannung untersucht. Im Fall der Fig. 3 oder 4 ist das Potential des invertierenden Eingangsanschlusses des Operationsverstärkers 4-1 auf das Potential des nichtinvertierenden Eingangsanschlusses (Masse) fixiert, und demgemäß ist die zulässige Spannung des dem Eingangsanschluß 4-8 (1 in Fig. 1) zuzuführenden Signals durch die Durchschlagsspannung des Kondensators 4-3 bestimmt. Wenn der Kodierer und Dekodierer in Form einer LSI realisiert werden, wird die zulässige Spannung nicht durch die Versorgungsspannung oder die Durchbruchsspannung irgendeines anderen Schaltungselements (z. B. des Operationsverstärkers 4-1) beeinträchtigt. In den Schaltungen der Fig. 3 und 4 können die Kondensatoren gut durch Widerstandselemente ersetzt werden.
Da die Analogschaltung in Fig. 3 oder Fig. 4 dadurch aufgebaut ist, daß nur auf die relativen Genauigkeiten der Kondensatoren und Widerstände zurückgegriffen wird, kann der gewünschte Wert von k genau in einer vergleichsweise kleinen Fläche innerhalb des LSI verwirklicht werden. Jedoch ist lediglich die genaue Verwirklichung von k für sich nicht Gegenstand der vorliegenden Erfindung.
Der Wert von k, auf den oben Bezug genommen wurde, ist ein Wert, der einer der Impedanzen ZLi (i = 0, 1, 2, 3) entspricht, und die Unterdrückung des Rücksignals für die anderen drei Impedanzen ZLi ist immer noch unzufriedenstellend, wie aus Fig. 2 erkennbar. Da jedoch das Rücksignal durch Verwendung der erfindungsgemäßen Schaltung stabil, wenn auch unzureichend, abgeschwächt werden kann, können die verbleibenden Rücksignale durch die Ausgleichsschaltung beseitigt werden, die aus dem Digitalfilter 11 und dem Addierer 12 besteht. Genauer gesagt, werden die Übertragungsfunktionen von Gleichung (7) durch das Digitalfilter 11 erzeugt und durch den Addierer 12 abgezogen, wodurch die verbleibenden Rückkompenenten beseitigt werden können. Da die Anordnung des Digitalfilters schon bisher wohlbekannt ist, wird eine detaillierte Erläuterung weggelassen. Das Digitalfilter kann die Gleichung (7) mit Übertragungsfunktionen zweiter Ordnung, dritter Ordnung oder dergleichen annähern, und es kann an die Änderung der Leitungsimpedanz ZL auf der Seite der Zweidrahtleitung dadurch angepaßt werden, daß die Koeffizienten innerhalb des Filters entsprechend verändert werden, und es kann die Rückkomponenten mit hoher Genauigkeit beseitigen.
Fig. 5 ist ein Diagramm, das die Anordnung eines anderen Ausführungsbeispiels eines erfindungsgemäßen PCM-Kodierers und -Dekodierers zeigt. In der Figur sind dieselben Aufbauteile wie in Fig. 4 mit den identischen Symbolen bezeichnet.
Besonders zum Zweck des Einstellens eines ausreichenden Rückverlustes ist das vorliegende Ausführungsbeispiel so ausgebildet, daß Verzögerungen, die auftreten, wenn Rücksignale durch Digitalfilter 4-P und 7-S, einen A/D-Wandler 3, einen D/A-Wandler 8, Analogfilter 2 und 9 usw. laufen, genau durch das Ausgangssignal eines Digitalfilters kompensiert werden.
Ein PCM-Signal (ein PCM-Signal gemäß dem Mikrogesetz (u-Gesetz)) von einer Vierdraht-Empfangsleitung 6-B wird durch einen Expander 22 in ein lineares PCM-Signal umgewandelt, das durch ein Digitalfilter 7-P in ein Digitalsignal mit einer Abtastfrequenz von 32 kHz umgewandelt wird. Ein Teil des Digitalsignals wird weiter durch das Digitalfilter 7-S in ein Digitalsignal mit einer Abtastfrequenz von 512 kHz umgewandelt, und das sich ergebende Signal wird durch eine Verzögerungseinrichtung 23 geschickt. Das verzögerte Signal wird durch einen D/A-Wandler 8 mit Überabtastung und das Nachfilter 9 geschickt, wodurch sich ein dekodiertes Analogsignal ergibt, das teilweise über einen Pufferverstärker 16 und eine Anschlußimpedanz 17 an eine eine Teilnehmerleitung darstellende Zweidraht-Leitung ausgegeben wird.
Andererseits wird ein Analogsignal 19 von der Teilnehmerleitung über einen Verstärker 15 und das Vorfilter 2 durchgeleitet und wird durch den A/D-Wandler 3 mit Überabtastung in ein mit einer Abtastfrequenz von 512 kHz abgetastetes Digitalsignal umgewandelt. Das Digitalsignal wird durch das Digitalfilter 4-P weiter in ein Digitalsignal mit einer Abtastfrequenz von 33 kHz umgewandelt, und das sich ergebende Signal wird einem Addierer 12 zugeführt. Der Addierer 12 dient dazu, eine Komponente zu beseitigen, die so beschaffen ist, daß das Signal von der Vierdraht-Empfangsleitung 6-B dekodiert wurde und auf den Pfad der Blöcke 2, 3 und 4-P über den Verstärker 16 wie auch die Anschlußimpedanz 17 zurückgeführt wurde. Ein Teil des Ausgangssignals vom Digitalfilter 7-P wird über eine Verzögerungseinrichtung 24 wie auch das BN-Filter 11 (BN = Balancing Network = Leitungsnachbildung) auf den Addierer 12 gegeben. Das Ausgangssignal vom Addierer 12 gibt nur die Signalkomponente von der Signalquelle 19 auf ein Digitalfilter 4-S, das das angelegte Signal (mit einer Abtastfrequenz von 8 kHz) in ein lineares PCM-Signal wandelt. Darüber hinaus wird das lineare PCM-Signal durch einen Komprimierer 21 z. B. nach dem Mikrogesetz (u-Gesetz) oder dem A-Gesetz in ein nichtlineares PCM-Signal umgewandelt, und das nichtlineare PCM-Signal wird an eine Vierdraht-Übertragungsleitung 5-B gegeben.
Wie oben festgestellt, wird die Komponente, mit der das dekodierte Signal auf die Kodiererseite zurückkehrt und die das Rücksignal ist, der folgenden Verzögerung im Verlauf der Verschiebung vom Filter 7-S zum Addierer 12 unterzogen:
Td = t&sub1; + t&sub4;+ tad + tda.
Hierbei bezeichnet t&sub1;, t&sub4;, tad und tda die Verzögerungszeiten der Filter 4-P, 7-S, des A/D-Wandlers 3 bzw. des D/A- Wandlers 8. Um diese Komponente zu beseitigen, wird demgemäß dasselbe Signal, wie es der Komponente entspricht, durch das BN-Filter 11 und die Verzögerungseinrichtung 24 erstellt.
In der Regel wird eine Abtastfrequenz von mindestens 512 kHz für den A/D-Wandler 2 und den D/A-Wandler 8 mit Überabtastung verwendet, und ein Takt mit einer noch höheren Frequenz (z. B. 1024 kHz) wird für das Digitalfilter 4-P verwendet, um das Ergebnis der A/D-Wandlung zu verarbeiten. Wenn dieser Takt verwendet wird, können demgemäß die Einstellungen in den Verzögerungsschaltung 23 und 24 mit einer Genauigkeit ausgeführt werden, die einer Taktpulsperiode von 1 us oder weniger entspricht.
Infolgedessen werden die Verzögerungen der Filter 4-P und 7-S, der A/D- und D/A-Wandler 3 und 8, der Vor- und Nachfilter 2 und 9 usw. berücksichtigt, und der Verzögerungswert der Verzögerungsschaltung 23 wird so eingestellt, daß die Summe aus den gesamten berücksichtigten Verzögerungswerten und dem Verzögerungswert der Verzögerungsschaltung 23 dicht bei einem Wert liegt, der ein ganzzahliges Vielfaches der Abtastperiode des Filters 7-P ist. Dann kann die Verzögerung eines Signals (des Ausgangssignals des Filter 11) zum Aufheben des Rücksignals durch die einfache Verzögerungsschaltung 24 eingestellt werden. Beispielsweise sei angenommen, daß die Abtastfrequenz des Ausgangssignals des Filters 7-P 32 kHz ist, daß die Abtastfrequenzen der A/D-Wandler und D/A-Wandler 512 kHz sind, daß der Takt 4,096 MHz ist und daß die Summe der Verzögerungszeiten der Filter 4-P und 7-S, des A/D-Wandlers 3, des D/A-Wandlers 8 und der Vor- und Nachfilter 2 und 9 119,5 us ist; dann kann die Verzögerungsschaltung 23 durch den Takt von 4,096 MHz gesteuert werden, und der Verzögerungswert derselben kann demgemäß auf 5,62 us (23 · 1/4,096 · 10&sup6;) eingestellt werden. Demgemäß kann der Gesamtverzögerungswert durch das Einfügen der Verzögerungsschaltung 23 auf 125,1 us gesetzt werden. Dieser Wert ist ein solcher, der nahe beim Vierfachen (1/32 · 10³ · 4 = 125 us) der Abtastperiode des Ausgangssignals des Filters 7-P liegt, und die Verzögerungsschaltung 24 kann eine Verzögerung gewähren, die ein Mehrfaches größer ist als 31,25 us (= 1/32 kHz), so daß die Verzögerung des Ausgangssignals vom Filter 11 mit einer Genauigkeit von 0,1 us kompensiert werden kann.
Es ist zu beachten, daß die Verzögerungsschaltung in Fig. 5 leicht unter Verwendung eines Schieberegisters, eines Speichers oder dergleichen aufgebaut werden kann. Zwar ist beim Ausführungsbeispiel die Verzögerungsschaltung 23 auf der Eingangsseite des D/A-Wandlers eingefügt, jedoch kann sie auch gut auf der Eingangsseite des Filters 7-S, der Ausgangsseite des A/D-Wandlers oder der Ausgangsseite des Filters 4-P eingesetzt sein, oder sie kann auch gut in verteilter Weise angeordnet sein.
Weiterhin erübrigt es sich, zu sagen, daß ein ganz ähnlicher Effekt selbst dann erzielt wird, wenn die Rollen der Verzögerungsschaltungen 23 und 24 gegeneinander ausgetauscht werden, um den Verzögerungswert mit Hilfe der Verzögerungsschaltung 24 fein einzustellen.
Wie oben dargelegt, wird gemäß der Erfindung die Kompensation einer Signalverzögerung mit hoher Genauigkeit erlaubt, und es kann eine Zweidraht/Vierdraht-Wandlungsfunktion guter Charakteristik innerhalb eines Digital-CODEC-LSI aufgebaut und realisiert werden, so daß die Miniaturisierung und Wirtschaftlichkeit einer Teilnehmerschaltung eines Vermittlungssystems über die Funktion beim Stand der Technik hinaus möglich wird, die durch Hinzufügen eines Transformators oder einer externen Schaltung realisiert ist.

Claims

1. PCM-Kodierer und -Dekodierer mit

einer ersten Schaltung (7...9) mit einem ersten Eingangsanschluß (6, 6-B) zur Verbindung mit einer Empfangsleitung in einer Vierdrahtschaltung und einem ersten Ausgangsanschluß (10) zur Verbindung mit einem Empfangsverstärker (16) einer äußeren, an eine Zweidrahtschaltung (18, 19) angeschlossenen Schaltung (15...17), um ein erstes PCM-Signal der Empfangsleitung zu dekodieren und ein erstes Analogsignal zum Anlegen an den Empfangsverstärker (16) zu erzeugen,

einer zweiten Schaltung (2...4) mit einem zweiten Eingangsanschluß (1) zur Verbindung mit einem Übertragungsverstärker (15) der genannten äußeren Schaltung (15...17) und einem zweiten Ausgangsanschluß (5) zur Verbindung mit einer Übertragungsleitung in der genannten Vierdrahtschaltung, um ein von dem Übertragungsverstärker (15) geliefertes zweites Analogsignal zu kodieren und ein zweites PCM-Signal zum Anlegen an die Übertragungsleitung zu erzeugen, und

einer Ausgleichsschaltung (11...14), die an die erste Schaltung (7...9) und die zweite Schaltung (2...4) angeschlossen ist, um ein Signal zu eliminieren, das erzeugt wird, wenn die Ausgabe der ersten Schaltung (7...9) zu der zweiten Schaltung (2...4) zurückkehrt, wobei die Ausgleichsschaltung eine digitale Ausgleichsschaltung (11, 12) zur Subtraktion einer Signalkomponente des ersten PCM-Signals in der ersten Schaltung (7...9) von dem zweiten PCM-Signal in der zweiten Schaltung (2...4) und eine analoge Ausgleichsschaltung (13, 14) zur Subtraktion eines zum ersten Analogsignal in der ersten Schaltung (7...9) proportionalen Analogsignals von dem der zweiten Schaltung (2...4) gelieferten zweiten Analogsignal aufweist, dadurch gekennzeichnet, daß die erste und die zweite Schaltung (7...9, 2...4) und die Ausgleichsschaltung (11... 14) einschließlich der analogen Ausgleichsschaltung (13, 14) als eine LSI-Schaltung ausgebildet sind, wobei die analoge Ausgleichsschaltung (13, 14) frequenzunabhängige Eigenschaften und eine entsprechend den Eigenschaften der äußeren Schaltung (15...17) bestimmte Verstärkung aufweist.

2. PCM-Kodierer und -Dekodierer nach Anspruch 1, wobei

die erste Schaltung ein erstes digitales Filter (7) zur Bandbegrenzung, einen D/A-Wandler (8) und ein Nachfilter (9) umfaßt, die von dem ersten Eingangsanschluß (6) in dieser Reihenfolge in Kaskade miteinander verbunden sind,

die zweite Schaltung ein Vorfilter (2), einen A/D-Wandler (3) und ein zweites digitales Filter (4) umfaßt, die von dem zweiten Eingangsanschluß (1) in dieser Reihenfolge in Kaskade miteinander verbunden sind,

die analoge Ausgleichsschaltung einen Verstärker (13), dessen Eingabe ein Ausgabe des Nachfilters (9) ist, und eine erste Operationseinheit (14) umfaßt, die die Ausgabe des Verstärkers (13) von der Eingabe der zweiten Schaltung (2...4) subtrahiert und ein das Ergebnis der Subtraktion darstellendes Signal an den Eingang des Vorfilters (2) anlegt, und

die digitale Ausgleichsschaltung ein drittes digitales Filter (11) dessen Eingabe eine Ausgabe des ersten digitalen Filters (7) ist, und eine zweite Operationseinheit (12) umfaßt, die die Ausgabe des dritten digitalen Filters (11) von der Ausgabe des A/D Wandlers (3) subtrahiert und ein das Ergebnis der Subtraktion darstellendes Signal an das zweite digitale Filter (4) anlegt.

3. PCM-Kodierer und -Dekodierer nach Anspruch 2, wobei die erste Schaltung einen Expander (20) beinhaltet, der ein Eingangs-Mikrogesetz-PCM-Signal (u-law signal) von dem ersten Anschluß (6-B) empfängt und in ein lineares PCM-Signal umwandelt und das lineare PCM-Signal an das erste Digitalfilter (7-P) liefert, und

die zweite Schaltung einen Kompressor (21) beinhaltet, der ein von dem zweiten Digitalfilter (4-P) empfangenes lineares PCM-Signal in ein komprimiertes Mikrogesetz-PCM-Signal (u-law compressed PCM-signal) umwandelt und das komprimierte PCM-Signal an den genannten zweiten Ausgangsanschluß (5-B) liefert.

4. PCM-Kodierer und -Dekodierer nach Anspruch 2, wobei

die erste Schaltung einen Expander (22) beinhaltet, der ein komprimiertes Eingangs-PCM-Signal des ersten PCM-Signals von dem ersten Eingangsanschluß (6-B) empfängt und in ein lineares PCM-Signal umwandelt und das lineare PCM-Signal an das genannte erste Digitalfilter (7-P) liefert, und

die zweite Schaltung einen Kompressor (21) beinhaltet, der das Ausgangssignal des zweiten Digitalfilters (4-S) in ein komprimiertes PCM-Signal des zweiten PCM-Signals umwandelt, und das komprimierte PCM-Signal an den zweiten Ausgangsanschluß (5-B) liefert.

5. PCM-Kodierer und -Dekodierer nach Anspruch 1, wobei

die äußere Schaltung (15...17) den Empfangsverstärker (16), eine Impedanzschaltung (17) und den Übertragungsverstärker (15), die in dieser Reihenfolge zwischen dem ersten Ausgangsanschluß (10) und dem zweiten Eingangsanschluß (1) in Reihe geschaltet sind, sowie eine TelefonZweidraht-Leitung (18) die an einen Knoten zwischen der Impedanzschaltung (17) und einem Eingang des Übertragungsverstärkers (15) angeschlossen ist, beinhaltet und

die Verstärkung der analogen Ausgleichsschaltung (13) entsprechend den Verstärkungen der Verstärker (15, 16) und der Impedanz der Zweidraht-Leitung (18) ausgewählt und eingestellt ist.

6. PCM-Kodierer und -Dekodierer nach Anspruch 1, wobei

die erste Schaltung einen ersten Digitalfilter (7-P) der das erste PCM-Signal in ein PCM-Signal höherer Abtastfrequenz als der des ersten PCM-Signals umwandelt, ein zweites Digitalfilter (7-S) , das die Ausgabe des ersten Digitalfilters (7-P) in ein PCM-Signal mit höherer Abtastfrequenz als der des Ausgangssignals des ersten Digitalfilters (7-P) umwandelt, einen D/A-Wandler (8), der die Ausgabe des zweiten Digitalfilters (7-S) in ein Analogsignal umwandelt, und ein Nachfilter (9) zum Filtern des Analogsignals umfaßt,

die analoge Ausgleichsschaltung einen Verstärker (13), dessen Eingabe eine Ausgabe des Nachfilters (9) ist, und eine erste Operationseinheit (14) zur Subtraktion der Ausgabe des genannten Verstärkers (13) von der Eingabe der zweiten Schaltung (2...4-S) umfaßt,

die digitale Ausgleichsschaltung ein drittes Digitalfilter (11), dessen Eingabe eine Ausgabe des ersten Digitalfilters (7-P) darstellt, und eine zweite Operationseinheit (12) zum Subtrahieren der Ausgabe des dritten Digitalfilters (11) von dem Digitalsignal in der zweiten Schaltung aufweist, und

die zweite Schaltung ein analoges Vorfilter (2), an das ein das Ergebnis der genannten Subtraktion durch die erste Operationseinheit (14) darstellendes Signal angelegt wird, einen A/D-Wandler (3) zum Umwandeln eines Ausgangssignals des Vorfilters (2) in ein PCM-Signal, ein zwischen dem A/D-Wandler (3) und der zweiten Operationseinheit (12) geschaltetes viertes Digitalfilter zur Umwandlung der Ausgabe des A/D- Wandlers (3) in ein Digitalsignal mit niedrigerer Abtastfrequenz als der der Ausgabe des A/D-Wandlers (3) und zur Lieferung des geänderten Digitalsignals, von dem die Ausgabe des dritten Digitalfilters (11) subtrahiert ist an die genannte zweite Operationseinheit, und ein fünftes Digitalfilter (4-S) zur Umwandlung einer Ausgabe der Operationseinheit (12) in ein Digitalsignal mit niedrigerer Abtastfrequenz als der der Ausgabe des vierten Digitalfilters (4-P) umfaßt.

7. PCM-Kodierer und -Dekodierer nach Anspruch 6, wobei

die digitale Ausgleichsschaltung eine zwischen dem Ausgangsanschluß des ersten Digitalfilters (7-P) und dem Ausgang der Operationseinheit (12) angeordnete erste digitale Verzögerungseinrichtung (24) umfaßt, und

die zweite Schaltung eine zwischen dem Ausgang des zweiten Digitalfilters (7-S) und dem Eingangsanschluß des D/A- Wandlers (8) angeordnete zweite digitale Verzögerungseinrichtung (23) umfaßt.

8. PCM-Kodierer und -Dekodierer nach Anspruch 7, wobei

die erste Schaltung einen Expander (22) zur Umwandlung eines komprimierten Eingangs-PCM-Signals des an den ersten Eingangsanschluß (6-B) angelegten ersten PCM-Signals in ein lineares PCM-Signal und Anlegen des linearen PCM-Signals an das erste Digitalfilter (7-P) umfaßt, und

die zweite Schaltung einen Kompressor (21) zur Umwandlung des Ausgangssignals des fünften Digitalfilters (4-S) in ein komprimiertes PCM-Signal des zweiten PCM-Signals und Liefern des komprimierten PCM-Signals an den zweiten Ausgangsanschluß (5-B) umfaßt.