DE3543911A1

DE3543911A1 - Digitale verzoegerungseinheit

Info

Publication number: DE3543911A1
Application number: DE19853543911
Authority: DE
Inventors: Yoshimoto Itami Hyogo Masahiko
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-12-14
Filing date: 1985-12-12
Publication date: 1986-06-26
Also published as: NL8503451A; DE3543911C2; US4849937A

Description

Digitale Verzögerungseinheit

BESCHREIBUNG

Die Erfindung bezieht sich auf eine digitale Verzögerungseinheit und insbesondere auf eine digitale Verzögerungseinheit zum Verarbeiten von z.B. Videosignalen in einem digitalen Fernsehempfänger.

Allgemein wird als digitale Verzögerungseinrichtung für Massenspeicher die sogenannte digitale Verzögerungseinheit zum sequentiellen Schreiben/Lesen von Signalen in/aus Speicherzellen, die in der Form einer Matrix angeordnet sind, zum beliebigen Verzögern der Signale eingesetzt. Fig. 1 ist eine eine konventionelle Verzögerungseinheit zeigende Diagrammdarstellung. In Fig. 1 empfängt ein Eingangsanschluß 1 Grundtaktpulse φ~. Die Einheitsverzögerung (minimale Verzögerungsbreite) in der digitalen Verzögerungseinheit ist gleich einer Periode der Grundtaktpulse $_c. Die von dem Eingangsanschluß 1 eingegebenen Grundtaktpulse szL· werden einem Adresszähler 2 zugeführt. Der Adresszähler 2 wird bei den vorderen Flanken der Grundtaktpulse φ~ erhöht, damit werden X-Adressen an einen X-Decodierer 3 und Y-Adressen an einen Y-Decodierer 4 ausgegeben. Ausgangssignale des X-Decodierers 3 werden einer Speicherzellenmatrix 5 zugeführt, während jene von dem Y-Decodierer 4 einem Übertragungs-Gate 6 zugeführt werden.

Auf der anderen Seite sind Einganganschlüsse 13. bis 13 an das Empfangen von Eingangsdaten angepaßt, die synchron mit den Grundtaktpulsen j5_Q eingegeben werden, und sie sind hierin in einer Anordnung zum Empfangen von n-Bit-Eingangsdaten beschrieben. Das höchstwertige Bit (MSB) der Eingangsdaten wird

BAD

dem Anschluß 13- zugeführt, während das niedrigstwertige Bit (LSB) dem Anschluß 13 zugeführt wird. Die Eingangsdaten werden durch einen Eingangssperrkreis 11 einem Schreibkreis 10 zugeführt, der durch Signale WE gesteuert wird. Die Speicherzellenmatrix 5 wird durch eine Gruppe von Speicherzellen, die in der Form einer Matrix angeordnet sind, gebildet, und ihre Speicherkapazität ist M χ η Bits. Das Übertragungs-Gate 6 überträgt von der Speicherzellenmatrix 5 gelesene Daten an einen Leseverstärker 7, während Daten von dem Schreibkreis 10 an die Speicherzellenmatrix 5 übertragen werden. Der Leseverstärker 7 wird für die Verstärkung der Lesedaten durch Signale SE gesteuert. Ein Datensperrkreis 8 speichert zweitweilig die Ausgangssignale der Leseverstärker 7. Während einer Zeitdauer, während die Signale SE auf niedrigem Pegel sind, ist der Datensperrkreis 8 elektrisch von dem Leseverstärker 7 getrennt. Ein Ausgangssperrkreis 9 erzeugt verzögerte Ausgangssignale von dem Datensperrkreis 8 in dem Zyklus der Grundtaktpulse <fi„ und führt diese den Ausgangsanschlüssen 12.. bis 12 zu. Das MSB der Ausgangsdaten wird von dem Anschluß 12-ausgegeben, während das LSB von dem Anschluß 12 ausgegeben wird.

Die von dem Eingangsanschluß 1 empfangenen Grundtaktpulse $„ werden weiterhin einem Taktgenerator 14 zugeführt, der wiederum die oben erwähnten Signale SE und WE in einem in Flg. 2.

25. gezeigten Zeitablauf erzeugt. Die Signale SE sind zum Antreiben des Leseverstärkers 7 in seinen Hochpegelzuständen angepaßt, während die Signale WE zum Antreiben des Schreibschaltkreises 8 in seinen Hochpegelzuständen angepaßt sind. Der Adreßzähler 2 wird durch einen Rückstellschaltkreis pro M Perioden zurückgestellt. Die konventionelle digitale Verzögerungseinheit ist in der vorhergehenden Anordnung.

In einem PAL-System-Fernsehempfänger ist durch die in Fig. 1 gezeigte Anordnung ein Ein-Leitungs-Speicher zum Abtasten von

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Analog-Videosignalen bei einer Frequenz von 4 f (f : Bunt-

SC SC

Hilfsträger-Frequenz) eingesetzt, damit werden digitale Videosignale erzeugt und um eine Abtastlinie (IH) verzögert, wenn die folgenden Bedingungen erfüllt sind: M = 1135, η = 8, X-Adressen = X bis X , Y-Adressen = Y bis Y , und eine Periode der Grundtaktpulse $_a =56 ns.

Der Betrieb der in Fig. 1 gezeigten konventionellen digitalen Verzögerungseinheit wird nun mit Bezug auf ein in Fig. 2 gezeigtes Zeitdiagramm erläutert. In diesem Fall wird die Verzögerung von M Perioden durch einen M χ n-Bit-Speicher erzielt, der Adressplätze für Adressen A₁ bis A.. zum Parallel-Verarbeiten von n-Bit-Daten aufweist. Die in dieser digitalen Verzögerungseinheit benutzte Speicherzellenmatrix 5 ist durch η Speicherzellengruppen je mit M-Bit-Adresskapazität gebildet, und eine Speicherzelle in jeder Gruppe entspricht einer Adresse. Wenn daher eine Adresse bezeichnet wird, werden insgesamt η Speicherzellen von den η Speicherzellengruppen parallel angesprochen. In einem Speicher der sogenannten Byte-Struktur ist die Zahl η gleich 8. In der folgenden Beschreibung bezeichnen die Zeichen D bis D_M neu in den Adressen A₁ bis A_M gespeicherte Daten bzw. die Zeichen PD₁ bis PD_M bezeichnen von den Adressen A₁ bis A_M gelesenen Ausgangsdaten.

Zuerst wird der Adreßzähler 2 durch die Grundtaktpulse $„ angesteuert, damit X-Adressen dem X-Decodierer 3 und Y-Adressen dem Y-Decodierer 4 zugeführt werden. Dann werden an eine I/O-Leitung 17 Daten von n-Bit-Speicherzellen ausgegeben, die insgesamt zu Spalten gehören, die an das durch den Y-Decodierer 4 innerhalb der Speicherzellen ausgewählte Übertragungs-Gate 6 angeschlossen sind, und zu Zeilen gehören, die durch den X-Decodierer 3 in der Speicherzellenmatrix 5 ausgewählt sind. Wenn z.B. die Adresse A₁ durch das Ausgangssignal von dem Adreßzähler 2 bezeichnet wird, werden Daten PD₁ von n-Speicherzellen, die insgesamt in den entsprechenden Adressen

A₁ der η Speicherzellengruppen liegen, parallel durch das Übertragungs-Gate 6 gelesen. Die so gelesenen n-Bit-Daten PD₁ werden von dem Leseverstärker 7 in einer Hochpegelperiode des Signales SE verstärkt und in den Datensperrkreis 8 gebracht. Der Datensperrkreis 8 wird elektrisch von dem Leseverstärker 7 bei dem hinteren Ende des Signales SE getrennt, dadurch werden die Lesedaten PD- während der Niedrig-Pegel-Periode des Signales SE gehalten. Die Lesedaten PD- werden zu dem Ausgangssperrkreis 9 übertragen und von den η Ausgangsan-■10 Schlüssen 12- bis 12 in paralleler Weise ausgegeben. Deshalb werden, wie in Fig. 2 gezeigt, die Daten in Übereinstimmung mit der Änderung des Adressensignales pro einem Zyklus der Grundtaktpulse (f>„ sequentiell gelesen.

In der gleichen die Adresse bezeichnenden Periode nach dem Fallen des Signales SE wird der Schreibschaltkreis 10 in einer Hoch-Pegel-Periode des Signales WE angetrieben, damit von einem Eingangssperrkreis 11 erhaltene n-Bit-Eingangsdaten zu der I/O-Leitung 17 übertragen werden, und die Daten in den gegenwärtig ausgewählten Speicherzellen neu geladen werden. Es werden z.B. unmittelbar, nachdem die vorhergehenden Daten PD- zum Speichern in den Datensperrkreis 8 von der Adresse A-gelesen sind, neue Daten D- in die Speicherzellen der Adresse A- geschrieben. Die Daten D- werden gelesen, wenn die Adresse A- wieder nach M Zyklen ausgewählt wird. Deshalb wird für die Speicherzellen der entsprechenden Adressen eine Lesen-naeh-Sehreiben-Operation alle M Zyklen durchgeführt, so daß neu geschriebene Daten nach M Zyklen ausgegeben werden und dadurch eine Verzögerung von M Zyklen erhalten wird.

In einer konventionellen digitalen Verzögerungseinheit muß die Lesen/Schreiben-Operation innerhalb eines Zyklus der Grundtaktpulse φ durchgeführt werden, wie oben beschrieben wurde. Deshalb muß der Zyklus der Grundtaktpulse $_c bestimmt werden in Abhängigkeit von: Lesezugriffszeit zu dem Daten-

Sperrkreis, Zeit zum Beenden des Schreibens (Pulsbreite des Signales WE), Pulsbreite des Signales SE, Zeitreserve zwischen den Adreßsignalen und ähnliches; und es ist schwierig gewesen, Hochgeschwindigkeitsoperationen zu erzielen. Zum Beispiel wird eine Zykluszeit von 56 ns für eine digitale Verzögerungseinheit, die an einen PAL-System-Fernsehempfanger angeschlossen ist, benötigt, und wenn die oben erwähnte Anordnung in konventioneller Verarbeitungstechnik benutzt wird, muß die Lesen-nach-Schreiben-Operation innerhalb der Periode von 56 ns durchgeführt werden. Es ist deshalb schwierig gewesen, die digitale Verzögerungseinheit mit ausreichenden Zeitreserven anzutreiben.

Ein Beispiel für den oben aufgeführten Stand der Technik ist in "Television Gakkaishi (The journal of the institute of television engineers of Japan)", Vol. 39, Nr. 3 (1985), Seiten 250 bis 252 veröffentlicht. In dieser Veröffentlichung vom Stand der Technik sind in den Figuren 6 und 7 Beispiele bei niedriger Geschwindigkeit gezeigt, während ein Beispiel, wie in Fig. 8 gezeigt, bei hoher Geschwindigkeit ist, bei dem die Speicherkapazität verdoppelt ist, was zu einer Kostenerhöhung führt.

Aufgabe der Erfindung ist es, eine digitale Verzögerungseinheit vorzusehen, die bei höherer Geschwindigkeit als eine konventionelle digitale Verzögerungseinheit betrieben werden kann, wobei konventionelle Verarbeitungstechniken benutzt werden sollen, so daß keine Kostenerhöhung eintritt.

Die Erfindung wird durch eine digitale Verzögerungseinheit gekennzeichnet mit einer in Form einer Matrix angeordneten Speicherzellengruppe, die in zwei Adreßräume unterteilt ist, die abwechselnd angesprochen werden, so daß von den zwei Adreßräumen gelesene Daten abwechselnd in dem Takt der Grundtaktpulse ausgegeben werden, und synchron mit den Grundtakt-

pulsen empfangene Eingangsdaten abwechselnd in die zwei Adreßräume geschrieben werden.

Erfindungsgemäß werden die betreffenden Adreßräume im wesentlichen bei der Taktrate für zwei Perioden der Grundtaktpulse angesteuert, während die Dateneingabe/ausgabetätigkeit faktisch in der gleichen Periode wie die der Grundtaktpulse beendet ist, wodurch die digitale Verzögerungseinheit bei einer hohen Geschwindigkeit, bei einer Taktrate von der halben Länge einer Operationsperiode eines jeden Adressenraumes, betrieben werden kann, während ausreichende Zeitreserven aufrechterhalten werden. Es gibt daher keinen Grund, die Speicherkapazität zu erhöhen, was die Kostenerhöhung effektiv verhindert.

Diese und weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Diagrammdarstellung eines Beispieles einer konventionellen digitalen Verzögerungseinheit;

Fig. 2 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit der in Fig. 1 gezeigten konventionellen digitalen Verzögerungseinheit;

Fig. 3 eine Diagrammdarstellung einer erfindungsgemäßen : Ausführungsform;

Fig. 4 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit der in Fig. 3 gezeigten Ausführungsform;

Fig. 5 eine Diagrammdarstellung für eine andere Ausführungsform der Erfindung;

Fig. 6 ein Schaltdiagramm für ein Beispiel eines in Fig. 5 gezeigten Verzögerungssperrkreises; und

Fig. 7 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit der in Fig. 5 gezeigten Ausführungsform.

In Fig. 3 ist eine erfindungsgemäße digitale Verzögerungseinheit gezeigt, die zum Verzögern von n-Bit-Eingangsdaten um M Zyklen bis zu ihrer Ausgabe geeignet ist, und ihre Adresse ist entsprechend des Verzögerungsbetrages in zwei Speicherzellenmatrizen unterteilt. Eine erste Speicherzellenmatrix 84 bildet eine Ebene für gerade Adressen, und eine zweite Speicherzellenmatrix 94 bildet eine Ebene für ungerade Adressen, die Speicherkapazität von jeder der Speicherzellenmatrizen ist (M/2) χ η Bits. Eingangsanschlüsse 9O₁ bis 90 sind für das Empfangen von n-Bit-Eingangsdaten bei einer Taktrate der Grundtaktpulse φ~ geeignet. Die Eingangsdaten werden durch einen Eingangsspeicher 99 (Eingangssperrkreis input latch) Schreibschaltkreisen 88 und 98 zugeführt.

Ein Taktgenerator 101 erhält die Grundtaktpulse $_σ von einem Eingangsanschluß 100, damit er verschiedene Taktsignale $_FVj ^0D' ^SEEV ^SE0D' ^WEEV ^WE0D' ^0EEV ^{Und 0E}0D ^{aUf Grundla}S^{e der} Kontaktpulse $„ in dem in Fig. 4 gezeigten Zeitablauf erzeugt. Eine Periode/Zyklus der Grundtaktpulse </>„ ist gleichbedeutend mit einer Einheitsverzögerung. Die Signale φ werden durch Frequenzteilung der Grundtaktpulse $_α zum Verdoppeln der Periode erzeugt und sind geeignet, die Adreßzähler 81 bei ihren nachlaufenden Enden zu erhöhen. Die Signale Φ_ηγ^ werden durch Takte in Gegenphase zu den Signalen φ^_ΛΓ gebildet und erhöhen einen Adreßzähler 91 bei ihrem nachlaufenden Ende. Die Signale SE^₁₇. und SE^^ steuern Leseverstärker 86 bzw. 96, damit sie in Hochpegelzustände übergehen. Die Signale WE™, und WE_ steuern die Schreibschaltkreise 88 bzw. 98, damit diese in ihre Hochpegelzustände übergehen. Die Signale 0E„_v steuern Ausgänge eines Datenspeichers 87 (Datensperrkreis - data latch), während die Signale 0E~_n Ausgänge eines Datenspeichers 97 steuern.

Der Adreßzähler 81 erhält die Signale $·π·_ν> damit Signale für gerade X-Adressen einem X-Decodierer 82 und Signale für gerade Y-Adressen einem Y-Decodierer 83 während des Zyklus des Signales $„,,. (d.h. zweimal dem der Grundtaktpulse (zS_o)

UV ο

zugeführt werden. Ausgangssignale von dem X-Decodierer 82 werden der ersten Speicherzellenmatrix 84 zugeführt, während Ausgangssignale von dem Y-Decodierer 83 einem Übertragungs-Gate 85 zugeführt werden. In einer ähnlichen Weise empfängt der Adreßzähler 91 die Signale Φ_ηΤ), damit Signale für ungerade Adressen einem X-Decodierer 92 und Signale für ungerade Y-Adressen einem Y-Decodierer 93 in dem Zyklus des Signales φ- _n (d.h. zweimal dem der Grundtaktpulse $„) zugeführt werden. Ausgangssignale von dem X-Decodierer 92 werden der zweiten Speicherzellenmatrix 94 zugeführt, während Ausgangssignale von dem Y-Decodierer 93 einem Übertragungs-Gate 95 zugeführt werden. Das Übertragungs-Gate 85 führt aus der ersten Speicherzellenmatrix 84 gelesene Daten dem Leseverstärker 86 durch eine I/O-Leitung 102 zu, während von dem Sehreibschaltkreis 88 durch die I/O-Leitung 102 erhaltene Daten zu der ersten Speicherzellenmatrix 84 übertragen werden. Auf eine ähnliche Weise überträgt das Übertragungs-Gate 95 die aus der zweiten Speicherzellenmatrix 94 gelesenen Daten durch eine I/O-Leitung 103 an den Leseverstärker 96, während von dem Schreibschaltkreis 98 erhaltene Daten über die I/O-Leitung 103 der zweiten Speicherzellenmatrix 94 übertragen werden. Der Leseverstärker 86 wird durch die Signale SE_,_r gesteuert, damit die Lesedaten verstärkt werden und sie dem Datenzwischenspeicher 87 zugeführt werden, der wiederum zeitweilig die Ausgangssignale von den Leseverstärkern 86 speichert. Wenn die Signale SE„ auf niedrigen Pegeln sind, ist der Datenzwischenspeicher 87 elektrisch von dem Leseverstärker 86 getrennt. Daten von dem Datenzwischenspeicher 87 werden dem Ausgangszwischenspeicher 89 (output latch) zugeführt, während die Signale 0E„_v auf hohem Pegel sind. Auf ähnliche Weise wird der Leseverstärker 96 durch die Signale

SE_nn gesteuert, damit die Lesedaten verstärkt werden und dem Datenzwischenspeicher 97 zugeführt werden, der wiederum die Ausgangssignale von den Leseverstärkern 96 zeitweilig speichert. Wenn die Signale SE_Q auf niedrigem Pegel sind, ist der Datenzwischenspeicher 97 elektrisch von dem Leseverstärker 96 getrennt. Weiter werden Daten von dem Datenzwischenspeicher 97 zu dem Ausgangszwischenspeicher 89 übertragen, während die Signale OE_QD auf hohem Pegel sind. Der Ausgangszwischenspeicher 89 gibt die um M Zyklen verzögerten Daten synchron mit den Grundtaktpulsen $„ aus und führt sie den Ausgangsanschlüssen 8CL bis 80 zu. Die Adreßzähler 81 bzw. 91 sind mit Rückstellkreisen versehen, damit sie bei jedem M-ten Zyklus zurückgesetzt werden.

Mit Bezug auf Fig. 4 wird jetzt die Tätigkeit der in Fig. 3 gezeigten Ausführungsform beschrieben. In der folgenden Beschreibung bezeichnen die Symbole D₁ bis D-. die durch die zugehörigen Eingangsanschlüsse 90. bis 90 erhaltenen Eingangsdaten, die neu in den zugehörigen Adressen A bis A_M der Speicherzellenmatrizen 84 und 94 gespeichert werden sollen, und die Symbole PD bis PD. bezeichnen die von den zugehörigen Adressen A₁ bis A.. gelesenen Ausgangsdaten.

Der Taktgenerator 101 erzeugt die Signale φ _v und durch Dividieren der Grundtaktpulse φ^ in Antiphase die Signale Φ_ητ,.

ο UiJ

Der Adreßzähler 81 wird durch die Signale ^₇,,.betrieben, damit

JiV Signale für gerade Adressen Ad_„ in einem Zyklus zweimal dem der Grundtaktpulse (o_Q erzeugt werden, damit Signale für gerade X Adressen an die X-Decodierer 82 ausgegeben werden und Signale für gerade Y-Adressen an die Y-Decodierer 83. Auf der anderen Seite wird der Adreßzähler 91 durch die Signale ^_0n betrieben, damit Signale für ungerade Adressen Ad„_n in einem Zyklus zweimal dem der Grundtaktpulse φ_ο erzeugt werden, damit Signale für ungerade X-Adressen an die X-Decodierer 92 ausgegeben werden und Signale für ungerade Y-Adressen an die

Y-Decodierer 93. Es muß hier festgehalten werden, daß die Signale für gerade Adressen Ad_£ um einen Zyklus der Grundtaktpulse #„■ phasenverschoben gegenüber den jeweiligen Signalen für ungerade Adressen Ad_n_ sind.

Unter der Annahme, daß die Ausgangssignale des Adreßzählers 81 die Adresse A_p in der ersten Speicherzellenmatrix 84 bezeichnet, wird durch die X-und Y-Decodierer 82 bzw. 83 auf η Speicherzellen, die in der Adresse A_? gelegen sind, zugegriffen, so daß schon vor (M"- l) Zyklen gespeicherte n-Bit-Daten PD_? durch die I/O-Leitung 102 durch das Übertragungs-Gate 85 ausgelesen werden. Die Daten PD„ werden durch den Leseverstärker 86 während der Hochpegelperiode des Signales SE„_V verstärkt und in die Datenzwischenspeicher 87 gebracht. Der Datenzwischenspeicher 87 wird an dem hinteren Ende des Signales SE„_V von dem Leseverstärker 86 elektrisch getrennt und hält damit die Lesedaten PD_? während der Niedrigpegelperiode des Signales SE₁-,,.. Die in dem Datenzwischenspeicher 87 gehaltenen Daten PD_? werden dem Ausgangszwischenspeicher 89 während einer Hochpegelperiode des Signales OE₁-,^ zugeführt

JiV und von den η Ausgangsanschlüssen 8O₁ bis 80 ausgegeben. Auf der anderen Seite arbeitet der Schreibschaltkreis 88 während einer Hochpegelperiode des Signales WE„._r, damit durch die

JiV

Eingangsanschlüsse 9O₁ bis 90 erhaltene neue n-Bit-Daten D_? geschrieben werden und in einem Eingangszwischenspeicher 99 in den Speicherzellen der gleichen Adresse A_? gespeichert werden. Somit ist die Lesen-nach-Sehreiben-(read-modifiedwrite)-Tätigkeit (die Zeit für die Reihe von Tätigkeiten wird weiterhin als "Adressenzyklus" bezeichnet) für die Adresse Ap beendet.

In der zweiten Speicherzellenmatrix 94 beginnt ein Adressenzyklus für die Adresse A nach dem Ablauf eines Zyklusses der Grundtaktpulse φ vom Beginn des Adressen-zyklus.ses für die Adresse A„. Das Ausgangssignal von dem Adreßzähler 91 be-

zeichnet die Adresse A„ und η in der Adresse A„ gelegene Speicherzellen werden durch die X-und Y-Decodierer 92 und angesprochen, und damit werden schon(M - 1) Zyklen vorher gespeicherte n-Bit-Daten PD„ auf der I/O-Leitung 103 durch das Übertragungs-Gate 95 gelesen. Die Daten PD₀ werden durch die Leseverstärker 96 während einer Hochpegelperiode des Signals SE_nn verstärkt und in den Datenzwischenspeicher 97 geholt. Der Datenzwischenspeicher 97 wird bei dem hinteren Ende des Signales SE_nn von dem Leseverstärker 96 elektrisch getrennt, damit werden die Lesedaten PD₀ während der Niedrigpegelperiode des Signales SE__n gehalten. Dann wird das Signal 0E_nn auf einen hohen Pegel gebracht, wodurch die Daten PD' zu dem Ausgangsspeicher 89 gebracht werden und von η Ausgangsanschlüssen 8O₁ bis 80 ausgegeben werden. Auf der anderen Seite arbeitet der Schreibschaltkreis 89, wenn das Signal WE_nn auf einem hohen Pegel ist und schreibt durch die Eingangsanschlüsse 90 bis 90 erhaltene neue n-Bit-Daten D₀,

xn ο

damit sie in dem Eingangsspeicher 99 in Speicherzellen der Adresse A₀ gespeichert werden. So ist dann ein Adressenzyklus für die Adresse A₀ beendet. Nach dem Ablauf eines Zyklusses der Grundtaktpulse φ^ vom Beginn des Adressenzyklus für die Adresse A_Q beginnt ein Adressenzyklus für die Adresse A., neue Daten PD. in der ersten Speicherzellenmatrix 84 zu lesen.

Wie oben beschrieben, werden die in der Taktrate der Grundtaktpulse (zL· erhaltenen Eingangsdaten abwechselnd in die erste und zweite Speicherzellenmatrix 84 und 94 geschrieben, während sie abwechselnd von den Ausgangsanschlüssen 8O₁ bis

80 in der Taktrate der Grundtaktpulse φ_α ausgegeben werden η ο

mit einer Verzögerung um M Zyklen der Grundtaktpulse ?L vom Zeitpunkt an, an dem die Lesedaten von den Speicherzellenmatrizen 84 und 94 erhalten sind. Daher dient der in Fig. 3 gezeigte Schaltkreis als eine digitale Verzögerungseinheit, die eine Verzögerung von M Zyklen erreicht.

Obwohl die Signale OE_EV und ΟΕ__β zum Steuern der Ausgangssignale der Datenspeicher 87 und 97 benutzt werden, können sie durch die Signale $™. und ^__n ersetzt werden. Weiterhin können die Signale WE_E„ und WE_QD durch die Signale SE₀₀ und SE„., ersetzt werden.

Jj V - '. .

Obwohl die Signale SE„ in den ersten Halbperioden (jede entspricht einem Zyklus der Grundtaktpulse φ~) der Adressenzyklen für die geraden Adressen aktiviert werden und die Signale WE„_V in den zweiten Halbperioden (jede entspricht einem Zyklus der Grundtaktpulse φ~) aktiviert werden, können beide Signale SE„„ und WE_._r in den zweiten Halbperioden der

to V to V

Zyklen für gerade Adressen aktiviert werden. Wichtig ist, daß die read-modified-write-Tätigkeit innerhalb des Adressenzyklusses für jede gerade Adresse beendet wird. Dieses trifft auch für die Signale SE„ und WE_QD in den Adressenzyklen für die ungeraden Adressen zu.

Obwohl auf zwei Speicherzellenmatrizen, die Adreßräume von

,zugegriffen wird

gleicher Speicherkapazität haben/, damit eine Datenverschiebung um eine gerade Anzahl der. Einheitsverschiebungen in der vorgenannten Ausführungsform erreicht wird, kann eine Vorrichtung wie ein Ein-Stufen-Verzögerungskreis (Register) unmittelbar vor oder hinter dem Ausgangsspeicher 89 vorgesehen werden, damit eine Datenverschiebung um eine ungerade Anzahl erzielt wird.

Weiterhin kann die erfindungsgemäße digitale Verzögerungseinheit durch einen statischen Speicherkreis oder einen dynamischen Speicherkreis realisiert werden.

In Fig. 5 sind die Bauteile, die denen in Fig. 3 identisch sind, mit den gleichen Bezugszeichen versehen, und ihre Be-Schreibung wird nicht nochmal gebracht. In Fig. 5 ist ein Taktgenerator 104 dargestellt, der Grundtaktpulse ?1 von einem

Eingangsanschluß 100 erhält, erzeugt verschiedene Taktsignale i$_L, SE_EV, SE_0DjWE_EV, WE_0D, 0E_EV und 0E_QD auf der Basis der Grundtaktpulse φ^ in Zeitabschnitten wie in Fig. 7 gezeigt. Die Signale φ, werden durch Frequenzteilung der Grundtakte </_o erhalten, haben eine doppelte Periode und werden einem Adreßzähler 81 in einem Verzögerungsspeicherkreis 105 und 106 (delay latch circuit) eingegeben.

Der Adreßzähler 81 erhält die Signale Φ_Ί , damit Signale für gerade X-Adressen einem X-Decodierer 82 und Signale für gerade Y-Adressen einem Y-Decodierer 83 in dem Zyklus der Signale φ^ zugeführt werden. Ausgangssignale von dem X-Decodierer 82 werden einer ersten Speicherzellenmatrix 84 und einem Verzögerungsspeicherkreis 106 zugeführt. Ausgangssignale von dem Y-Decodierer 83 werden einem Übertragungs-Gate 85 und einem Verzögerungsspeicherkreis 105 zugeführt. Ausgangssignale von dem Verzögerungsspeicherkreis 106 werden einer zweiten Speicherzellenmatrix 104 zugeführt, während jene von dem Verzögerungsspeicherkreis 105 einem Übertragungs Gate 95 zugeführt werden.

Die Verzögerungsspeicherkreise 105 und 106 werden durch eine Mehrzahl von parallelen Speichern gebildet, die durch die internen Taktpulse φ gesteuert werden. Fig. 6 zeigt ein

J-j

Beispiel für die Schaltkreisanordnung so eines Speichers. Die Speicherkreise wie in Fig. 6 gezeigt werden durch wohlbekannte statische Speicherkreise vom CMOS-Typ realisiert, die durch Invertierer 109 und 110, ein NMOS-Übertragungs-Gate 107 und ein PMOS-Übertragungs-Gate 108 gebildet werden. Die Invertierer 109 und 110 sind zueinander so in Reihe geschaltet, daß das NMOS-Übertragungs-Gate 107 Ausgangssignale von dem Y-Decodierer 83 (oder X-Decodierer 82) zu dem Invertierer 109 überträgt und das PMOS-Übertragungs-Gate 108 den Eingangsanschluß des Invertierers 109 und den Ausgangsanschluß des Invertierers 110 überbrückt. Die Ausgangssignale des Inver-

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tierers 110 werden dem Übertragungs-Gate 95 (oder Speicherzellenmatrix 94) zugeführt. Weiterhin erhalten die Übertragungs-Gates 107 und 108 die Taktpulse φ. in ihren Gate-Elektroden. So werden die Verzögerungsspeicherkreise 105 und 106 durch eine Mehrzahl von parallel angeordneten statischen Speichern wie in Fig. 6 gebildet.

Mit Bezug auf Fig. 7 wird jetzt die Tätigkeit der darin gezeigten Ausführungsform beschrieben. In der folgenden Beschreibung bezeichnen die Zeichen D₁ bis D_M jeweils die n-Bit-Eingangsdaten, die durch die Eingangsanschlüsse 90. bis 90 in einem Eingangsspeicher 99 empfangen werden, und die neu in den zugehörigen Adressen A₁ bis A_M gespeichert werden sollen, und Symbole PD₁ bis'PD.. bezeichnen entsprechend die aus den zugehörigen Adressen A₁ bis A_M gelesenen Ausgangsdaten. Zuerst werden die Grundtaktpulse $„ so geteilt, daß der Taktgenerator 104 die internen.. Taktpulse. φ_Ύ erzeugt. Bei dem nachlaufenden Ende der internen Taktpulse φ_τ wird der Adreßzähler 8.1 erhöht, und damit ein Signal für gerade Adressen Ad_EV (siehe Fig. 7) von dem doppelten Zyklus der Grund-

taktpulse ?5„ erzeugt, wodurch Signale für gerade X-Adressen dem X-Decodierer 82 und Signale für gerade Y-Adressen dem Y-Decodierer 83 zugeführt werden. Somit werden in den geraden' Adreßzyklen Speicherzellen in der ersten Speicherzellenmatrix 84 ausgewählt, die durch die Ausgangssignale von den X- und Y-Decodierern 82 und 83 eine Ebene für gerade Adressen bilden.

Der den Verzögerungsspeicherkreis 106 (siehe Fig. 6) bildende Speicher (latch) holt die Ausgangssignale von dem X-Decodierer 82 bei dem vorlaufenden Ende der Taktpulse φ , und somit

J_i

verzögert der Verzögerungsspeicherkreis (106) die Ausgangssignale von dem X-Decodierer 82 und einen Zyklus der Grundtaktpulse φ~ und überträgt sie einer zweiten Speicherzellenmatrix 94. Da der in Fig. 6 gezeigte Speicher und seine Funk-, tion dem Fachmann bekannt sind, wird keine ausführliche Be-

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- L8 -

Schreibung davon gebracht. Auf ähnliche Weise verzögert der Verzögerungsspeicherkreis 105 die Ausgangssignale von dem Y Decodierer 83 um einen Zyklus der Grundtaktpulse φ_α und führt sie dem Übertragungs-Gate 95 zu. Somit sind Speicherzellen in der zweiten Speicherzellenmatrix 65 ausgewählt, die durch die Ausgangssignale der Verzögerungsspeicherkreise und 106 eine Ebene für ungerade Adressen bilden. Es soll angemerkt werden, daß die ungeraden Adreßzyklen immer gegenüber den geraden Adreßzyklen um einen Zyklus der Grundtaktpulse $„ verzögert werden. Daher ist diese Ausführungsform in der Funktion mit der in Fig. 3 gezeigten Ausführungsform äquivalent .

Obwohl der Adreßzähler die durch die Verzögerungsspeicherkreise 105 und 106 zu verzögernden Signale für gerade Adressen erzeugt und damit die Signale für ungerade Adressen in der in Fig. 5 gezeigten Ausführungsform erhält, kann der Adreßzähler 81 Signale für ungerade Adressen erzeugen, die um einen Zyklus der Grundtaktpulse $„ verzögert werden, und damit werden Signale für gerade Adressen erzielt.

Obwohl die Ausgangssignale der Datenspeicher 87 und 97 durch die Signale OE.-,,.. und OE_n gesteuert werden, können sie auch so angeordnet werden, daß sie durch die Taktpulse (z5_T und die dagegen invertierten Signale gesteuert werden.

In der in Fig. 5 gezeigten Ausführungsform werden die Adreßsignale zum Zugriff auf die Speicherzellen von entweder der ersten oder der zweiten Speicherzellenmatrix erzeugt, damit die Adreßsignale zum Zugriff auf die Speicherzellen der anderen Speicherzellenmatrix durch Verzögern der Adreßsignale um einen Zyklus der Grundtaktpulse (Z$_Q erzeugt werden, und somit können mit nur einer Adreßsignal-Erzeugungseinrichtung zwei Arten von Adreßsignalen erzeugt werden, damit wird die Schaltkreisstruktur im Vergleich zu der in Fig. 3 gezeigten Ausführungsform vereinfacht.

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Claims

pm ι—1LHJp=^i—■ PATENTANWALT DIPL.-PHYS. LUTZ H. PRÜFER · D-8OOO MÜNCHEN 9O FO 88-3650 P/JM/so Mitsubishi Denki Kabushiki Kaisha, Tokyo/Japan Digitale Verzögerungseinheit PATENTANSPRÜCHE Λ

1. Digitale Verzögerungseinheit zur Ausgabe von um einen
vorgeschriebenen Zeitabschnitt verzögerten Eingangssignalen in Synchronisation mit Grundtaktpulsen gesteuert, wobei die digitale Verzögerungseinheit Eingangsanschlüsse zum Empfangen von Eingangsdaten in Synchronisation mit den Grundtaktpulsen aufweist,
gekennzeichnet durch:

eine Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) zum Erzeugen von Signalen für gerade Adressen in Synchronisation mit den Grundtaktpulsen $„;

- eine Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) zum Erzeugen von Signalen für ungerade Adressen in Synchronisation mit den Grundtaktpulsen (Z$_s;

- eine erste Speicherzellenmatrix (84) mit einem Adressenplatz für gerade Adressen, der durch die Signale für gerade Adressen bezeichnet wird;

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eine zweite Speicherzellenmatrix (94) mit einem Adressenplatz für ungerade Adressen, der durch die Signale für ungerade Adressen bezeichnet wird;

- eine erste Verriegelungsschaltungseinrichtung (87) zum zeitweiligen Speichern und Halten von Daten, die durch die Signale für gerade Adressen adressbezeichnet und aus der ersten Speicherzellenmatrix (84) gelesen werden; eine erste Datenschreibeinrichtung (88) zum Schreiben von Eingangsdaten von den Eingangsanschlüssen (9O₁ - 90 ), während die Daten aus der ersten Speicherzellenmatrix (84) in der ersten Verriegelungsschaltungseinrichtung (87) gespeichert und gehalten werden, in Speicherzellen der durch die Signale für gerade Adressen laufend bezeichneten ersten Speicherzellenmatrix (84);

- eine zweite Verriegelungsschaltungeinrichtung (97) zum zei15"eiligen Speichern und Halten von Daten, die aurch die Signale für ungerade Adressen adressbezeichnet und aus der zweiten Speicherzellenmatrix (94) ausgelesen werden;

- eine zweite Datenschreibeinrichtung (98) zum Schreiben von Eingangsdaten von den Eingangsanschlüssen (9O₁ - 90 ), während die Daten aus der zweiten Speicherzellenmatrix (94) in der zweiten Verriegelungsschaltungseinrichtung (97) gespeichert und gehalten werden, in Speicherzellen der durch die Signale für ungerade Adressen laufend bezeichneten zweiten Speicherzellenmatrix (94); und

- eine Vorrichtung zum abwechselnden Ausgeben von in der ersten und zweiten Verriegelungsschaltungseinrichtung (87, 97) gespeicherten und gehaltenen Daten bei der Taktrate der Grundtaktpulse φ .

2. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet, daß

- die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) Signale für gerade Adressen während zweier Grundtaktpulse $„ erzeugt, und

BAD ORIGINAL

die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) Signale für ungerade Adressen während zweier Grundtaktpulse $„ erzeugt,

wobei die Signale für ungerade Adressen gegenüber den Slgnalen für gerade Adressen um eine Periode der Grundtaktpulse φ_α phasenverschoben sind,

3. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet, daß

- die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) Signale für gerade Adressen während zweier Grundtaktpulse $„ erzeugt und

- die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) eine Verzögerungseinrichtung (105, 106) zum Verzögern der Signale für gerade Adressen um eine, Periode der Grundtaktpulse (z5_Q aufweist.

4. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet, daß

- die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) Signale für ungerade Adressen während zweier Grundtaktpulse (z5„ erzeugt, und

- die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) eine Verzögerungseinrichtung zum Verzögern der Signale für ungerade Adressen um eine Periode der Grundtaktpulse fzL· aufweist.

BAD ORiGSNAL *■

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