DE3535793A1

DE3535793A1 - Tetrad adder in 5211 code

Info

Publication number: DE3535793A1
Application number: DE19853535793
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1985-10-07
Filing date: 1985-10-07
Publication date: 1987-05-07

Abstract

The tetrad adder according to the subject-matter of the invention has a main circuit 1, which consists of 21 individual non-dual adder circuits, and a dual full adder 3 to process the value 5. The main circuit 1 is provided with 5 carry derivation circuits, which then derive an inner carry of value 5 to the dual full adder 3 if the sum of the main circuit = 5. After the derivation of an inner carry of value 5, the second sum formation in the main circuit 1 begins, provided that the sum or remaining sum present in the main circuit 1 is greater than the number 5. An additional circuit 2, which consists of a dual half adder 9, an OR circuit 10, a NOT circuit 11 and an AND circuit 12, is provided for conversion from 5111 code to 5211 code. <IMAGE>

Description

Gegenstand der Erfindung ist ein elektronischer Tetraden- Addierer im 5211-Code, welcher einen dualen Voll-Addierer und einen dualen Halb-Addierer aufweist und außerdem 21 Addierschaltungen entsprechend Fig. 4 aufweist.The invention relates to an electronic tetrad adder in the 5211 code, which has a dual full adder and a dual half adder and also has 21 adder circuits corresponding to FIG. 4.

Die Ausführung A 1 dieses Tetraden-Addierers ist in Fig. 1 und 2 in zwei Teil-Abschnitten dargestellt; die Trenn-Linien haben die Bezeichnungen u-u. Die Ausführung A 2 dieses Tetraden- Addierers ist in Fig. 1 und 3 in zwei Teil-Abschnitten dargestellt; die Trenn-Linien haben auch die Bezeichnungen u-u. In Fig. 4 ist die Addier-Schaltung 5 dargestellt, welche 21-fach erforderlich ist. In Fig. 5 ist der duale Voll- Addierer 3 dargestellt. In Fig. 6 ist für die Tetraden- Addierer Ausführung B 1 und B 2 der Bereich F dargestellt; diese Tetraden-Addierer Ausführung B 1 und B 2 haben einen dualen Voll-Addierer, welcher in bezug auf den in Fig. 5 dargestellten dualen Voll-Addierer spiegelbildlich ausgebildet ist.The design A 1 of this tetrad adder is shown in FIGS. 1 and 2 in two sections; the dividing lines have the names u - u . The design A 2 of this tetrad adder is shown in FIGS. 1 and 3 in two sections; the dividing lines also have the names u - u . In FIG. 4, the adder circuit 5 is shown that 21 times is required. In Fig. 5, the dual full adder 3 is shown. In Fig. 6, the area F is shown for the tetrad adders version B 1 and B 2; these tetrad adders, designs B 1 and B 2, have a dual full adder, which is mirror-inverted with respect to the dual full adder shown in FIG. 5.

Der Tetraden-Addierer Ausführung A 1 (Fig. 1 und 2 und 4 und 5) besteht aus der Haupt-Schaltung 1 und der Zusatz-Schaltung 2 und dem dualen Voll-Addierer 3. Die Haupt-Schaltung 1 besteht aus 21 Addier-Schaltungen 5 nach Fig. 4 und 20 Und- Schaltungen 4 mit je 2 Eingängen und 5 Negier-Schaltungen 6 und der Oder-Schaltung 7 und dem Leitungs-Bereich 8 a und den sonstigen zugehörigen Leitungen. Die Zusatz-Schaltung 2 ist ein dualer Halb-Addierer 9, welcher mit der Oder-Schaltung 10 und der Negier-Schaltung 11 und der Und-Schaltung 12 kombiniert ist. An Stelle des aus 2 dualen Halb-Addierern 13 und 14 bestehenden dualen Voll-Addierers 3 kann auch ein sonstiger dualer Voll-Addierer verwendet werden. The tetrad adder design A1 ( FIGS. 1 and 2 and 4 and 5) consists of the main circuit 1 and the additional circuit 2 and the dual full adder 3 . The main circuit 1 consists of 21 adding circuits 5 according to FIG. 4 and 20 AND circuits 4 , each with 2 inputs and 5 negation circuits 6 and the OR circuit 7 and the line area 8 a and the other associated lines . The additional circuit 2 is a dual half adder 9 , which is combined with the OR circuit 10 and the negation circuit 11 and the AND circuit 12 . Instead of the dual full adder 3 consisting of two dual half adders 13 and 14 , another dual full adder can also be used.

Die Addierschaltungen 5 bestehen aus je einer Oder-Schaltung 15 mit 2 Eingängen und je einer Und-Schaltung 16 mit 2 Eingängen. Die beiden Eingänge haben die Bezeichnungen p und q. Der Ausgang hat die Bezeichnung r und der Übertrag-Ausgang die Bezeichnung s.The adding circuits 5 each consist of an OR circuit 15 with 2 inputs and one AND circuit 16 with 2 inputs. The two inputs are named p and q . The output is called r and the carry output is called s .

Der duale Voll-Addierer 3 besteht aus 6 Und-Schaltungen 21 mit je 2 Eingängen und 4 Negier-Schaltungen 22 und 3 Oder- Schaltungen 23 mit je 2 Eingängen und den zugehörigen Leitungen. Die Eingänge haben die Bezeichnung k und l und der Übertrag-Eingang die Bezeichnung t. Der Ausgang hat die Bezeichnung e und der Übertrag-Ausgang die Bezeichnung y.The dual full adder 3 consists of 6 AND circuits 21 , each with 2 inputs and 4 negation circuits 22 and 3 OR circuits 23 , each with 2 inputs and the associated lines. The inputs are labeled k and l and the carry input is labeled t . The output is labeled e and the carry output is labeled y .

Die Eingänge B 1 bis B 4 sind die Eingänge für den ersten Summanden und die Eingänge A 1 bis A 4 die Eingänge für den zweiten Summanden. Die Ausgänge C 1 bis C 4 sind die Ergebnis- Ausgänge. Der Übertrag-Eingang hat die Bezeichnung x. Der Übertrag-Ausgang y ist nicht nur der Übertrag-Ausgang des dualen Voll-Addierers 3, sondern auch der Übertrag- Ausgang dieses Tetraden-Addierers. Die Eingänge A 1 und B 1 und der Ausgang C 1 haben die Wertigkeit 1. Die Eingänge A 2 und B 2 und der Ausgang C 2 haben auch die Wertigkeit 1. Die Eingänge A 3 und B 3 und der Ausgang C 3 haben die Wertigkeit 2. Die Eingänge A 4 und B 4 und der Ausgang C 4 haben die Wertigkeit 5.Inputs B 1 to B 4 are the inputs for the first addend and inputs A 1 to A 4 are the inputs for the second addend. The outputs C 1 to C 4 are the result outputs. The carry input has the designation x . The carry output y is not only the carry output of the dual full adder 3 , but also the carry output of this tetrad adder. The inputs A 1 and B 1 and the output C 1 have the value 1. The inputs A 2 and B 2 and the output C 2 also have the value 1. The inputs A 3 and B 3 and the output C 3 have the value 2. The inputs A 4 and B 4 and the output C 4 have the value 5.

Die Addier-Schaltungen 5 haben bei den nachfolgend angeführten Eingangs-Potentialen folgende Ausgangs-Potentiale: The adder circuits 5 have the following output potentials for the input potentials listed below:

Die Wirkungsweise des Tetraden-Addierers Ausführung A 1 (Fig. 1 und 2 und 4 und 5) ergibt sich wie folgt: Einer der beiden Summanden kommt 5211-codiert an den B-Eingängen zur Anlage und der zweite Summand ebenfalls 5211-codiert an den A-Eingängen. Die Teil-Summanden mit der Wertigkeit 5 werden direkt im dualen Voll-Addierer 3 verarbeitet. Die Teil- Summanden mit der Wertigkeit 2 werden zunächst in der Addier- Schaltung 5 a der Haupt-Schaltung 1 verarbeitet und dann im restlichen Teil der Hauptschaltung 1. Die Teil-Summanden mit der Wertigkeit 1, wozu auch ein eventueller Übertrag zählt, werden auch im Haupt-Bereich der Hauptschaltung 1 verarbeitet.The mode of operation of the tetrad adder version A 1 ( FIGS. 1 and 2 and 4 and 5) results as follows: one of the two summands comes to the system at the B inputs 5211-coded and the second summand also 5211-coded at the A inputs. The partial summands with the value 5 are processed directly in the dual full adder 3 . The partial summands with the valency 2 are first processed in the adding circuit 5 a of the main circuit 1 and then in the remaining part of the main circuit 1 . The partial summands with the value 1, including a possible carry, are also processed in the main area of the main circuit 1 .

Falls an den B-Eingängen die Potentialreihe LLHH für die Dezimalziffer 2 anliegt und an den A-Eingängen ebenfalls die Potentialreihe LLHH für die Dezimal-Ziffer 2, haben die Ausgänge a bis c der Schaltung 1-2 H-Potential und somit die Ergebnis-Ausgänge C die Potentialreihe LHHH = 4, weil hierbei von den Leitungen f 1 bis f 5 keine H-Potential hat und somit die Oder-Schaltung 7 an ihrem Ausgang L-Potential hat und weil hierbei der Ausgang e des dualen Voll-Addierers 3 auch deshalb an seinem Ausgang e L-Potential hat, weil an den Eingängen A 4 und B 4 nur L-Potential amliegt. Somit hat hierbei auch der Übertrag-Ausgang y nur L-Potential.If the LLHH potential series for the decimal number 2 is present at the B inputs and the LLHH potential series for the decimal number 2 is also present at the A inputs, the outputs a to c of the circuit have 1-2 H potential and thus the result Outputs C the potential series LHHH = 4, because in this case the lines f 1 to f 5 have no H potential and thus the OR circuit 7 has L potential at its output and because the output e of the dual full adder 3 also here It has e L potential at its output, because only L potential is present at inputs A 4 and B 4. The carry output y thus has only L potential here.

Falls an den B-Eingängen die Potentialreihe LHHH (4) anliegt und an den A-Eingängen die Potentialreihe LHLH der Dezimal- Ziffer 3, hat die Leitung f 1 H-Potential und somit die Leitung n 1 L-Potential. Damit hat die Oder-Schaltung 7 an ihrem Ausgang H-Potential und wird somit einerseits der Übertrag-Eingang t des dualen Voll-Addierers 3 mit H-Potential angesteuert und andererseits die erste Teil-Summe der Hauptschaltung 1 mit dem Zahlenwert 5 in der Haupt-Schaltung 1 gelöscht. Weil hierbei der duale Voll-Addierer 3 nur an seinem Übertrag-Eingang t mit H-Potential angesteuert wird, hat hierbei die Leitung d H-Potential und der Übertrag-Ausgang y L-Potential. Im Ausgangs-Bereich der Haupt-Schaltung 1 und im Ausgangs-Bereich der Zusatz-Schaltung 2 haben hierbei nur die Leitungen a und b H-Potential. Damit haben in diesem Fall die Ergebnis-Ausgänge C die Potentialreihe HLHH = 7. If the potential series LHHH ( 4 ) is present at the B inputs and the potential series LHLH of the decimal number 3 is present at the A inputs, the line f has 1 H potential and thus the line n 1 L potential. The OR circuit 7 thus has H potential at its output and is thus driven on the one hand by the carry input t of the dual full adder 3 with H potential and on the other hand the first partial sum of the main circuit 1 with the numerical value 5 in the main Circuit 1 deleted. Because here the dual full adder 3 is only driven at its carry input t with H potential, the line d has H potential and the carry output y has L potential. In the output area of the main circuit 1 and in the output area of the additional circuit 2 , only the lines a and b have H potential. In this case, the result outputs C have the potential series HLHH = 7.

Falls in letzterem Fall zusätzlich der Eingang B 4 mit H-Potential angesteuert wird, wird hierbei die Zahl LHLH (3) zur Zahl HHHH (9) addiert. Hierbei hat somit auch die Leitung 1 H-Potential, womit der duale Voll-Addierer 3 an einem Eingang und an seinem Übertrag-Eingang t mit H-Potential angesteuert wird. Damit hat der duale Voll-Addierer 3 an seinem Übertrag-Ausgang y H-Potential und die Leitung d L-Potential und haben somit die Ergebnis-Ausgänge C die Potentialreihe LLHH = 2, weil in diesem Fall die Ergebniszahl um die Zahl 10 kleiner ist, als die Summe beider Summanden.If, in the latter case, input B 4 is also driven with H potential, the number LHLH (3) is added to the number HHHH (9). The line 1 thus also has an H potential, with which the dual full adder 3 is driven with an H potential at one input and at its carry input t . Thus, the dual full adder 3 has at its carry output y H potential and the line d L potential and thus the result outputs C have the potential series LLHH = 2, because in this case the result number is 10 times smaller , as the sum of both summands.

Falls an den B-Eingängen die Potentialreihe LHHH = 4 anliegt und an den A-Eingängen die Potentialreihe LHLH = 3 anliegt und außerdem ein Übertrag von der vorherigen Addition zu verarbeiten ist, hat auch die Leitung m H-Potential und haben somit die Leitungen a und c und d H-Potential. Damit haben hierbei die Ergebnis-Ausgänge C die Potentialreihe HHLH = 8 und hat der Übertrag-Ausgang y L-Potential, weil hierbei noch die Zahl 1 hinzu-addiert wurde.If the potential series LHHH = 4 is present at the B inputs and the potential series LHLH = 3 is present at the A inputs and a carryover from the previous addition is also to be processed, the line also has m H potential and thus have the lines a and c and d H potential. The result outputs C thus have the potential series HHLH = 8 and the carry output y has L potential because the number 1 has also been added.

Claims

1) Electronic tetrad adder in the 5211 code, characterized in that the partial summands with the value 5 and a possible carry with the value 5 are processed by means of a dual full adder ( 3 ).

2) Electronic tetrad adder according to claim 1, characterized in that it has a main circuit ( 1 ) which has fewer than 30 adder circuits ( 5 ), the output ( r ) and the carry output ( s ) have the following output potentials given the input potentials:

3) Electronic tetrad adder according to claim 1 or according to claim 1 and 2, characterized in that the adding circuits ( 5 ) from an OR circuit ( 15 ) with 2 inputs and an AND circuit ( 16 ) with 2 Inputs.

4) Electronic tetrad adder according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that it has only 21 adder circuits ( 5 ).

5) Electronic tetrad adder according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that it has a blocking circuit ( 21 to 25 ) for each full transverse row.

6) Electronic tetrad adder according to claim 1 to 5, characterized in that the blocking circuit ( 21 to 25 ) consist of 4 AND circuits ( 4 ) each with 2 inputs and a negation circuit ( 6 ).

7) Electronic tetrad adder according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6, characterized in that it at the outputs of the main Circuit ( 1 ) has an additional circuit ( 2 ), which consists of a dual half-adder ( 9 ) and an OR circuit 10 with 2 inputs and a negation circuit ( 11 ) and an AND circuit ( 12 ) 2 inputs or which consists of a dual half-adder ( 9 ) and other additional switching elements.

8) Electronic tetrad adder according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5 or according to claim 1 to 6 or according to claim 1 to 7, characterized in that the partial summands with the value 2 are processed over a transverse row which has only one adding circuit ( 5 a ).

9) Electronic tetrad adder according to claim 8, characterized in that the output r of the adder circuit ( 5 a ), the input ( p ) of the adder circuit ( 5 b ) and the adder circuit ( 5 c ) and that the carry output ( s ) the adder circuit ( 5 a ) controls the input ( p ) of the adder circuit ( 5 d ) and the adder circuit ( 5 e ).