DE3526052A1 - Digitales nachrichtenuebertragungssystem mit einem nb/(n+1)b-leitungscode - Google Patents

Description

Die Erfindung betrifft ein digitales Nachrichtenübertra­ gungssystem nach dem Oberbegriff des Patentanspruchs 1. Ein derartiges System ist bekannt aus "Electronics Letters", May 1965, Vol. 1, No. 3, Seiten 67-68.

Zur Synchronisation des empfangsseitigen Codewandlers wird bei dem bekannten System eine Synchronisierinformation verwendet, die in dem zu codierenden Eingangssignal des sendeseitigen Codewandlers enthalten ist. Dies bedeutet, daß das System nicht transparent gegenüber dem zu über­ tragenden Eingangssignal ist, sondern an dessen Rahmenauf­ bau gebunden ist.

Es sind auch Systeme bekannt, z.B. aus "telcom report" 7 (1984), Heft 4 Seiten 224-228, bei denen der in der Emp­ fangseinrichtung enthaltene (n+1)B/nB-Codewandler aufgrund der in diesem Codewandler überwachten Coderegel synchroni­ siert wird. Für manche Typen von nB(n+1)B-Leitungscodes und manche Anwendungsfälle hat die Coderegel keine aus­ reichend gute Synchronisationseigenschaften, so daß es bisweilen schwierig, manchmal sogar unmöglich, ist, in an­ gemessener Zeit den empfangsseitigen Codewandler mit dem sendeseitigen zu synchronisieren.

Es ist daher die Aufgabe der Erfindung, ein System der eingangs genannten Art anzugeben, das gute Synchroni­ sationseigenschaften hat und trotzdem transparent gegen­ über seinen Eingangssignalen ist.

Die Aufgabe wird wie im Patentanspruch 1 angegeben gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.

Die erfindungsgemäße Lösung bietet den überraschenden Vor­ teil, daß ohne großen Zusatzaufwand für eine Verwürfelung des übertragenen Digitalsignals gesorgt werden kann. Das in der sendeseitigen Einrichtung erzeugte Synchroni­ sierwort kann zusätzlich dazu verwendet werden, einen in dieser Einrichtung vorhandenen rücksetzbaren Scrambler zu­ rückzusetzen, und ebenso kann das in der Empfangseinrich­ tung wiedergewonnene Synchronisierwort dazu verwendet wer­ den, einen dort vorhandenen rücksetzbaren Descrambler zu­ rückzusetzen, so daß dieser Descrambler mit dem Scrambler synchron läuft und eine Fehlermultiplikation, die bei freilaufenden Scramblern vorkommen kann, ausgeschlossen ist.

Die Erfindung wird nun anhand der Zeichnungen beispiels­ weise näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Sende­ einrichtung und

Fig. 2 ein Blockschaltbild der entsprechenden erfin­ dungsgemäßen Empfangseinrichtung.

Für das anhand der Figuren zu beschreibende Ausführungs­ beispiel ist n gleich 4 gewählt, so daß es sich bei Fig. 1 um einen 4B/5B-Codewandler und bei Fig. 2 einen diesem entsprechenden 5B/4B-Codewandler handelt. Die Erfindung ist jedoch nicht auf diesen Wert von n beschränkt, sondern prinzipiell auf jegliche andere vernünftige Werte von n anwendbar. Der Codewandler nach Fig. 1 hat vier parallele Eingänge B 1 bis B 4 für die vier parallel anliegenden Bits eines 4Bit-Eingangswortes und setzt jedes 4Bit-Eingangs­ wort gemäß irgendeiner geeigneten Coderegel in ein 5Bit-Ausgangswort um. Dieses gelangt in paralleler Form über eine Anordnung von Schaltern 11 bis 15 auf einen Parallel-Serien-Wandler 2, wenn diese Schalter die in der Zeichung gezeigten Stellungen haben. Der Parallel-Se­ rien-Wandler 2 setzt sein über die Eingangsleitungen C 1 bis C 5 empfangenes Eingangswort in ein serielles Ausgangs­ wort zur Übertragung über die Leitung um. Der von dem Codewandler erzeugte Leitungscode beruht auf dem bekannten Prinzip, daß die akkumulierte Disparität des über die Lei­ tung zu übertragenden Digitalsignals, die häufig auch als laufende digitale Summe bezeichnet wird, beschränkt bleibt, so daß die mittlere Anzahl der Null-Bits gleich der mittleren Anzahl der Eins-Bit ist.

Erfindungsgemäß enthält die im wesentlichen aus dem Code­ wandler und dem Parallel-Serien-Wandler bestehende Sende­ einrichtung einen Synchronisierwortgenerator 3, der ein periodisch wiederholtes Synchronisierwort mit einer be­ stimmten Bitfolgefrequenz erzeugt. Diese Bitfolgefrequenz ist so gewählt, daß sie gleich der gemeinsamen Bitfolge­ frequenz der vier parallelen Eingangssignale geteilt durch eine natürliche Zahl k, (z.B. k=8 oder k=16) ist. Dies bedeutet, daß gleichzeitig mit jedem (k-ten) Eingangswort des Codewandlers 1 ein Bit des Synchronisierworts am Aus­ gang des Synchronisierwortgenerators 3 bereitsteht. Die Zahl k ergibt sich aus dem Verhältnis der notwendigen Syn­ chronisierinformation zur Gesamt-Übertragungskapazität des Systems und ist nach oben begrenzt durch die gemäß der Coderegel notwendige Coderedundanz.

Genau zu diesem Zeitpunkt gibt der Synchronisierwortgene­ rator ein Steuersignal ST an alle Schalter 11 bis 15, das diese Schalter in den anderen, nicht gezeigten, Schaltzu­ stand bringt. In diesem Zustand ist, wie die Zeichnung zeigt, der Codewandler 1 überbrückt, und seine Eingangs­ bits B 1 bis B 4 gelangen direkt über die Schalter 11 bis 14 als Bits C 2 bis C 5 auf den Parallel-Serien-Wandler 2, während gleichzeitig ein Bit des Synchronisierworts vom Ausgang des Synchronisierwortgenerators über den Schalter 15 als Bit C 1 hinzugefügt wird.

Dies bedeutet, daß die Sendeeinrichtung nach Fig. 1 bei jedem k-ten Bit des n-Bit-Eingangsworts dieses unverändert in ihr (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des im Synchronisierwortgenerator (3) erzeug­ ten Synchronisierworts hinzufügt und daß ansonsten, d. h. bei der gezeigten Stellung der Schalter 11 bis 15, das entsprechend der Coderegel gebildete Ausgangswort des Codewandlers ausgesendet wird. Mit anderen Worten: Die von der Sendeeinrichtung in Form des zusätzlichen Bits bereit­ gestellte zusätzliche Übertragungskapazität wird nicht allein für die gemäß der Coderegel des Leitungscodes er­ zeugte Coderedundanz, sondern zu einem geringen Teil auch für die Übertragung von Synchronisierinformation verwendet.

Es ist selbstverständlich, daß die Funktion der Schalter 11 bis 15 in die den Codewandler 1 bildende logische Schaltung mit einbezogen werden kann, so daß sie kaum einen Zusatzaufwand bedeuten. Die separate Darstellung in der Zeichnung dient nur dazu, die Erfindung möglichst ein­ fach zu erläutern. Es ist darauf hinzuweisen, daß mit der erfindungsgemäßen Sendeeinrichtung es gewährleistet ist, die akkumulierte Disparität des übertragenen Digitalsig­ nals ausreichend beschränkt zu halten, auch wenn in regel­ mäßigen Zeitabständen das Ausgangswort des Codewandlers nicht nach der Coderegel gebildet wird.

Anhand der Fig. 2 wird nun die entsprechende Empfangsein­ richtung erläutert. Das serielle Eingangs-Digitalsignal wird in einem Serien-Parallel-Wandler 4 in aufeinanderfol­ gende 5Bit-Eingangswörter umgesetzt. Die durch die Parallelwandlung entstehenden 5 Bitfolgen R 1 bis R 5 ge­ langen in paralleler Form auf eine Synchronisierschaltung 5 und außerdem auf einen (n+1)B/nB-Codewandler 6. Die Syn­ chronisierschaltung sucht parallel in jeder der 5 Bitfol­ gen das Synchronisierwort und verschiebt, wenn sie es in irgend einer der Bitfolgen erkannt hat, die Rahmenposition des Serien-Parallel-Wandlers 4 derart, daß das Synchron­ wort in der Bitfolge R 1 auftritt. Hierzu gibt sie ein Syn­ chronisiersteuersignal Sy zum Serien-Parallel-Wandler 4.

Der (n+1)B/nB-Codewandler 6 setzt sein 5Bit-Eingangssignal entsprechend der Coderegel wieder in das ursprüngliche 4Bit-Wort um, das in paralleler Form auf Ausgänge gelangt, die, weil die Signale im fehlerfreien Zustand mit den Ein­ gangssignalen der der Sendeeinrichtung übereinstimmen, ebenso wie deren Eingänge mit B 1 bis B 4 bezeichnet sind. Jedesmal, wenn die Synchronisierschaltung im synchronen Zustand ein Bit des Synchronisierwortes erkennt, gibt sie ein Steuersignal ST an die Schalter 21 bis 24, das diese in die andere, nicht gezeigte Stellung bringt, in der sie die vier Bitfolgen R 2 bis R 5 unter Umgehung des Codewand­ lers 6 direkt auf die Ausgänge B 1 bis B 4 gibt. Diese Bit­ folgen R 2 bis R 5 enthalten nämlich genau dann, wenn die Bitfolge R 1 ein Bit des Synchronisierwortes enthält, ein 4-Bit-Wort, das auch in der Sendeeinrichtung unter Um­ gehung des Codewandlers 1 gebildet worden ist. Die Schal­ ter 21 bis 24 lassen sich ebenso wie die entsprechenden Schalter 11 bis 15 in der Sendeeinrichtung in die logische Schaltung des Codewandlers einbeziehen, so daß auch emp­ fangsseitig kein wesentlicher Zusatzaufwand gegenüber be­ kannten Systemen erforderlich ist.

Die Tatsache, daß in der Sendeeinrichtung und in der Emp­ fangseinrichtung dasselbe Synchronisierwort zur Verfügung steht, bietet eine schaltungsmäßig einfache Möglichkeit, das übertragene Signal zu verwürfeln. Hierzu kann in der Sendeeinrichtung an irgendeiner geeigneten Stelle im Weg der parallelen Bitfolgen eine Verwürfelung vorgesehen wer­ den, wozu lediglich eine einfache logische Verknüpfung je­ der Bitfolge mit einer Pseudo-Zufallsbitfolge notwendig ist.

Die Pseudo-Zufallsbitfolge für jede zu verwürfelnde Bit­ folge erzeugt ein an sich bekannter rücksetzbarer Scramb­ ler ("Reset-Scrambler"), der durch das Synchronisierwort zurückgesetzt werden kann.

Es ist selbstverständlich möglich, die Funktion zum Zwecke der Verwürfelung bewirkten der logischen Verknüpfung in die logische Funktion des Codewandlers mit einzubeziehen. Empfangsseitig ist ein entsprechender rücksetzbarer De­ scrambler ("Reset Descrambler") vorgesehen, der ebenfalls durch das empfangsseitig vorhandene Synchronisierwort zu­ rückgesetzt wird, und dessen an parallelen Ausgängen er­ scheinende Pseudo-Zufallsbitfolgen mit den parallelen ver­ würfelten Bitfolgen ebenfalls an der entsprechenden Stelle im Signalweg verknüpft werden, um wieder die unverwürfel­ ten Bitfolgen zu gewinnen.

Ein derartiger Scrambler/Descrambler ist bekannt aus "ntz", Bd. 36 (1983) Heft 1, S. 16-21.

Im folgenden wird noch auf eine interessante Anwendung der Erfindung hingewiesen. Während beim oben angegebenen Stand der Technik "telcom report" den Eingängen des nB/(n+1)B-Codewandlers die in parallele Form umgesetzten aufeinanderfolgenden Bits eines seriellen Datensignals zu­ geführt werden, ist das System nach Fig. 1 und Fig. 2 auch dazu vorgesehen, n (z.B. 4) parallele, untereinander syn­ chrone Digitalsignale aus verschiedenen Quellen, z.B. vier 140 MBit/s-Zeitmultiplexsignale zu verarbeiten. Dies bedeutet, das der dem sendeseitigen Codewandler nachge­ schaltete Parallel-Serien-Wandler 2 die Funktion des Mul­ tiplexers für diese parallelen Digitalsignale ausübt und kein eigener Multiplexer wie beim Stand der Technik not­ wendig ist.

Entsprechend bedeutet dies empfangsseitig, daß der dem Codewandler vorausgehende Serien-Parallel-Wandler 4 die Funktion des Demultiplexers ausübt.

Claims (4)

1. Digitales Nachrichtenübertragungssystem mit einem nB/(n+1)B-Code als Leitungscode, dessen Sendeeinrichtung einen nB/n+1-B-Codewandler und dessen Empfangseinrichtung einen dieselbe Coderegel anwendenden (n+1)B/nB-Codewandler und eine Synchrinisierschaltung, die sie mit der Sendeein­ richtung synchronisiert, enthält, dadurch gekennzeichnet,

• - daß die Sendeeinrichtung (Fig. 1) einen Synchronisier­ wortgenerator (3) enthält, daß der sendeseitige nB/(n+1)B-Codewandler (1) bei jedem k-ten von aufeinan­ derfolgenden n-Bit-Eingangswörtern dieses unverändert in sein (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des vom Synchronisierwortgenerator (3) er­ zeugten Synchronisierwortes hinzufügt,
• - daß er ansonsten die n-Bit-Eingangswörter entsprechend der Coderegel in (n+1)-Bit-Ausgangswörter umsetzt, daß die empfangsseitige Synchronisierschaltung (5) zur Syn­ chronisation das im Leitungscode des übertragenen Digi­ talsignals enthaltene Synchronisierwort verwendet und daß der empfangsseitige (n+1)B/nB-Codewandler, falls ein (n+1)-Bit-Eingangswort als (n+1)-tes ein Bit des Synchronisierworts enthält, die übrigen Bits dieses (n+1)-Bit-Eingangsworts unverändert als n-Bit-Ausgangswort ausgibt und ansonsten die (n+1)-Bit-Eingangswörter entsprechend der Coderegel in n-Bit-Ausgangswörter umsetzt.

2. System nach Anspruch 1, dadurch gekennzeichnet, daß k gleich 8 oder gleich 16 gewählt ist.

3. System nach einem der Ansprüche 1 oder 2, dadurch ge­ kennzeichnet, daß der in der Sendeeinrichtung (Fig. 1) enthaltene Codewandler (1) zusammen mit einem nachgeschal­ teten Parallel-Serien-Wandler (4) zur Leitungscodierung und Zeitmultiplexbildung von n-parallelen zueinander takt­ synchronen digitalen Eingangssignalen aus verschiedenen Signalquellen und der in der Empfangseinrichtung (Fig. 2) enthaltene Codewandler (6) zusammen mit einem vorgeschal­ teten Serien-Parallel-Wandler (4) zur Multiplexauflösung und Leitungscode-Decodierung verwendet ist.

4. System nach Anspruch 3, dadurch gekennzeichnet, daß die Sendeeinrichtung (Fig. 1) einen mit dem Synchroni­ sierwort synchronisierten rücksetzbaren Scrambler enthält, der eines oder mehrere der die n parallelen Eingangssig­ nale in paralleler Form verwürfelt und daß die empfangs­ seitige Einrichtung einen rücksetzbaren Descrambler ent­ hält, der ebenfalls parallel arbeitet und mit dem Syn­ chronisierwort synchronisiert wird.