DE3502735C2

DE3502735C2 - Circuit arrangement for the dynamic real-time test of a synchronous digital circuit

Info

Publication number: DE3502735C2
Application number: DE19853502735
Authority: DE
Inventors: Volker Dipl Bredemeier-Klonki; Karl Heinz Dr Ing Annecke
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1984-02-11
Filing date: 1985-01-28
Publication date: 1993-10-28
Anticipated expiration: 2005-01-29
Also published as: DE3502735A1

Description

Die Erfindung betrifft einc Schaltungsanordnung für den dyna mischen Echtzeittest einer synchronen Digitalschaltung gemäß Oberbegriff des Patentanspruchs 1.The invention relates to ac circuit arrangement for the dyna mix real-time test of a synchronous digital circuit according to the preamble of claim 1.

Durch die DE 25 38 651 A1 ist ein Ver fahren und eine Vorrichtung zum Testen digitaler Schaltungen bekanntgeworden, wobei als Impulsfolgegenerator ein rückge koppeltes getaktetes Schieberegister benutzt wird, dessen Da teneingang mittels eines UND-Gliedes sperrbar ist. Es ist dort auch ein Kennzeichengenerator für ein paralleles digita les Signal von 16 Bit Breite angegeben, wobei die Eingangsda tenbits mittels Exclusiv-NOR-Gliedern mit Bits kombiniert wer den, die den vorherigen Zustand des Generators darstellen und in D-Flip-Flops zwischengespeichert werden. Das so kombinierte Kennzeichen wird in einem parallelen oder seriellen Speicher register zwischengespeichert.DE 25 38 651 A1 is a Ver drive and a device for testing digital circuits become known, a as a pulse train generator coupled clocked shift register is used, the Da input can be blocked by means of an AND gate. It is there is also a number plate generator for a parallel digita les signal of 16 bits wide specified, the input da tenbits can be combined with bits using exclusive NOR gates those that represent the previous state of the generator and cached in D flip-flops. That combined Tag is in a parallel or serial memory register cached.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungs anordnung der eingangs genannten Art anzugeben, die es mit wenig zusätzlichen Mitteln er laubt, sowohl eine Eigenprüfung als auch einen normalen Betrieb der Digitalschaltung durchzuführen.The object of the present invention is a circuit to indicate arrangement of the type mentioned at the beginning with little additional funds allows both a self-test and a normal one Operation of the digital circuit.

Die Lösung erfolgt mit den kennzeichnenden Merkmalen des Hauptanspruchs. Vorteilhafte Weiterbildungen ergeben sich durch die Unteransprüche.The solution takes place with the characteristic features of the Main claim. There are advantageous further developments through the subclaims.

Der Vorteil der vorliegenden Schaltungsanordnung liegt dar in, daß die Anordnung zur betriebsweisen Ansteuerung der Di gitalschaltung in einen Prüfmodus umschaltbar ist, wobei selbständig eine Prüfschleife durchlaufen wird. Der Mehrauf wand hierzu ist relativ klein. The advantage of the present circuit arrangement is in that the arrangement for operating the Di gitalschalt is switchable to a test mode, wherein a test loop is run independently. The extra wall for this is relatively small.

Es folgt nun die Beschreibung der Erfindung anhand der Figu ren.There now follows the description of the invention with reference to the Figu ren.

Die Fig. 1 zeigt das Prinzip der Prüfschaltung für einen Selbsttest. Die Fig. 2 und 3 zeigen die Realisierung ei ner Selbsttestumschaltung mittels Multiplexer-Schalter. Fig. 4 schließlich zeigt die Funktionenäquivalenz von aus schließenden ODER-Gattern und einem Vier:Eins-Multiplexer. Fig. 1 shows the principle of the test circuit for a self-test. Figs. 2 and 3 show the realization ei ner self-test switch by means of multiplexer switch. Fig. 4 shows the functional equivalence of closing OR gates and a four: one multiplexer.

Die Fig. 1 zeigt die Eingangsschaltung einer Digitalschaltung, insbesondere einer integrierten Schaltung IC, mit einem Se riell-/Parallel-Wandler, welcher als Schieberegister SR ausge führt ist. Seine m Parallelausgänge sind mit den m Datenein gängen der Digitalschaltung IC verbunden. An den n Datenaus gängen der Digitalschaltung IC sind die von der Digitalschal tung verknüpften Informationsbeziehungen abzugreifen. Das Schieberegister wird über seinen seriellen Eingang E′, der über einen Umschalter S mit dem Eingang E der Digitalschaltung verbunden ist, mit seriellen Betriebsdaten gefüttert. Fig. 1 shows the input circuit of a digital circuit, in particular an integrated circuit IC, with a serial / parallel converter, which is designed as a shift register SR. Its m parallel outputs are connected to the m data inputs of the digital circuit IC. The information relationships linked by the digital circuit can be tapped at the n data outputs of the digital circuit IC. The shift register is fed via its serial input E ', which is connected via a changeover switch S to the input E of the digital circuit, with serial operating data.

Eine solchermaßen betriebene Digitalschaltung läßt sich bei der Wareneingangsprüfung und in Betriebspausen vorteilhaft in einen Selbsttestmodus umschalten. Dazu wird der Umschalter S umgelegt, wodurch der Dateneingang E abgetrennt wird. Gleich zeitig wird durch den Umschalter S der serielle Dateneingang des Schieberegisters SR an eine Rückkoppelschleife gelegt. Diese Rückkoppelschleife besteht in diesem Fall aus zwei Rück kopplungen RK1, RK2, die über ein EXOR-Glied zusammengefaßt und anschließend invertiert werden. Die Rückkoppelzweige RK1 und RK2 führen also von zwei ausgewählten Flip-Flop-Ausgängen des Schieberegisters auf den Eingang des Schieberegisters zu rück. Die Auswahl der Rückführungen soll dabei so erfolgen, daß Datenfolgen maximaler Länge erzeugt werden. Auf diese Weise läßt sich mit dem rückgekoppelten Schieberegister, das ebensoviele Stufen aufweist wie Dateneingänge an der Di gitalschaltung vorhanden sind, die Digitalschaltung mit allen möglichen Kombinationen von Eingangsinformationen te sten. Mit einem Schieberegister der Länge m lassen sich Da tensequenzen der maximalen Länge 2^m-1 erzielen, das heißt also Sequenzen aller möglichen Worte der Länge m mit Ausnah me eines einzigen Wortes. Um auch dieses Wort prüfen zu kön nen, kann ein Schieberegister, das im Prüfmodus um eine Stufe erweitert ist, vorgesehen werden.A digital circuit operated in this way can advantageously be switched over to a self-test mode during the incoming goods inspection and during breaks in operation. For this purpose, the changeover switch S is flipped, whereby the data input E is disconnected. At the same time, the serial data input of the shift register SR is connected to a feedback loop by the changeover switch S. In this case, this feedback loop consists of two feedback couplings RK1, RK2, which are combined via an EXOR element and then inverted. The feedback branches RK1 and RK2 thus return from two selected flip-flop outputs of the shift register to the input of the shift register. The selection of the returns should take place in such a way that data sequences of maximum length are generated. In this way, with the feedback shift register, which has as many stages as there are data inputs on the digital circuit, the digital circuit with all possible combinations of input information is the most. With a shift register of length m, data sequences of maximum length 2 ^m -1 can be achieved, that is to say sequences of all possible words of length m with the exception of a single word. In order to be able to test this word as well, a shift register can be provided, which is expanded by one level in test mode.

Die Umschaltung von Prüfung auf Normalbetrieb bzw. umgekehrt läßt sich anstelle des Schalters S nach Fig. 1 durch ei nen Zwei:Eins-Multiplexer nach Fig. 2 realisieren. Je nach Beschickung seines Steuereingangs S schaltet dieser Multi plexer die Rückkoppelschleife R über seinen Eingang A0 oder den Dateneingang E der Digitalschaltung über seinen anderen Eingang A1 an seinen Ausgang Y, der mit dem seriellen Eingang des Schieberegisters SR verbunden ist.The switchover from testing to normal operation or vice versa can be realized instead of the switch S according to FIG. 1 by a two: one multiplexer according to FIG. 2. Depending on the loading of its control input S, this multiplexer switches the feedback loop R via its input A0 or the data input E of the digital circuit via its other input A1 to its output Y, which is connected to the serial input of the shift register SR.

Bei schnellen integrierten Schaltungen, beispielsweise in ECL-Technik, kommt es bei dieser Kombination von -Gatter und Multiplexer Mux zu Laufzeitproblemen, da das Signal zwischen zwei wirksamen Taktflanken zwei Gatter durchlaufen muß. Eine zeitunkritische Realisierung der Umschaltung und der Rückkopplung ist mit einem Vier:Eins-Multiplexer möglich, wie er in Fig. 3 dargestellt ist. Dieser Vier:Eins-Multi plexer ersetzt also die -Schaltung und den Umschalter S, das heißt mit diesem einzigen Baustein werden beide Funktionen erfüllt, wie die beiden Wahrheitstabellen nach Fig. 4 zeigen. Der Vier:Eins-Multiplexer ist wie folgt ge schaltet. An seinem ersten Setzeingang S1 liegt die Um schaltefunktion U, an seinem zweiten Setzeingang S2 die Rückkopplung RK1. Die beiden Dateneingänge A0, A1 sind mit dem seriellen Dateneingang E der Digitalschaltung belegt, während die beiden anderen Dateneingänge A3, A2, mit dem Signal RK2 bzw. dem negierten Signal der zweiten Rück koppelschleife beaufschlagt sind. Somit werden unabhängig von der Beaufschlagung des Setzeingangs S2 bei S1 = L die Eingangsdaten über den Ausgang Y dieses Vier:Eins-Multiple xers in den seriellen Eingang E′ des Schieberegisters SR eingelesen. Die Rückkopplung ist offen, also nicht wirksam. Bei S1 = H werden entweder der zweite Rückkopplungszweig oder der invertierte zweite Rückkopplungszweig auf den Eingang des Schieberegisters geschaltet. Hierbei ist der Dateneingang E offen und unwirksam.In the case of fast integrated circuits, for example using ECL technology, this combination of gate and multiplexer mux leads to runtime problems since the signal must pass through two gates between two effective clock edges. A time-uncritical implementation of the switchover and the feedback is possible with a four: one multiplexer, as shown in FIG. 3. This four: one multiplexer thus replaces the circuit and the switch S, that is to say both functions are fulfilled with this single module, as the two truth tables according to FIG. 4 show. The four: one multiplexer is switched as follows. The switching function U is located at its first set input S1, the feedback RK1 at its second set input S2. The two data inputs A0, A1 are assigned to the serial data input E of the digital circuit, while the other two data inputs A3, A2 are supplied with the signal RK2 or the negated signal of the second feedback loop. Thus, regardless of the loading of the set input S2 at S1 = L, the input data via the output Y of this four: one-multiple xers are read into the serial input E 'of the shift register SR. The feedback is open, so it is not effective. If S1 = H, either the second feedback branch or the inverted second feedback branch are switched to the input of the shift register. Data input E is open and ineffective.

Die Funktion des negierten EXOR-Gatters in der Rückkopplung wurde deshalb ausgewählt, um den nach einer Systemrücksetzung auf Null verbotenen Zustand einer Null-Dauerlage im Schiebe register zu vermeiden.The function of the negated EXOR gate in the feedback was therefore chosen after a system reset forbidden state of a zero permanent position in the slide to avoid register.

Bei einer Systemrücksetzung auf binär 1 muß die Binär-1-Dauer lage im Schieberegister vermieden werden. Dies wird erreicht durch ein nicht invertierendes EXOR-Gatter oder durch Ver tauschen der beiden Dateneingänge A2, A3 mit RK2 und am Vier:Eins-Multiplexer.If the system is reset to binary 1, the binary 1 duration must be used position in the shift register can be avoided. This is accomplished by a non-inverting EXOR gate or by Ver exchange the two data inputs A2, A3 with RK2 and on the four: one multiplexer.

Claims

1. Circuit arrangement for the dynamic real-time test of a synchronous digital circuit with m inputs and n outputs, with a pulse train generator which contains a feedback-controlled clocked shift register, the data input of which can be blocked, and which provides the pulse train for testing the digital circuit, characterized in that Shift register (SR) has at least m stages and is used to convert the serial operating input data into parallel operating input data for the digital circuit (IC), in that the stages are each assigned to a data input of the digital circuit and each have an output which is connected to the assigned data input , And that a mode switch (S) is provided, by which the normal operation of the digital circuit (IC) can be switched over to a test mode, the serial data input (E ') of the shift register (SR) from the serial data input (E) of the digital circuit is switched to the A Output of a feedback branch (R) starting from the shift register (SR) ( Fig. 1).

2. Circuit arrangement according to claim 1, characterized in net that the feedback is chosen such that pulse follow maximum length arise.

3. Circuit arrangement according to claim 1 or 2, characterized ge indicates that two feedback branches (RK1, RK2) of two selectable register levels are provided.

4. Circuit arrangement according to claim 3, characterized in net that the two feedback branches via an exclusive OR gate (EXOR) are summarized.

5. Circuit arrangement according to one of the preceding Ansprü surface, characterized in that the switch is realized by a two: one multiplexer (Mux 2: 1) ( Fig. 2).

6. Circuit arrangement according to claim 3, characterized in that a four: one multiplexer (Mux 4: 1) is provided, of whose four inputs two inputs (A0, A1) are connected to the data input (E) of the circuit arrangement and two Inputs (A2, A3) are supplied with the signal of one feedback branch (RK2) and its inverted signal () and one control input (S2) of the signal of the other feedback branch (RK1) and its other control input (S1) of the signal ( U), which affects the switchover from normal operation to test mode, be acted on ( Fig. 3).

7. Use of the Circuit arrangement according to one of the preceding claims che in one inte five B / six B coders or decoders.