DE3307756C2 - - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher gemäß dem Oberbegriff des Anspruches 1.

Ein solcher Halbleiterspeicher ist z. B. in der US-PS 38 10 124 beschrieben.

Fig. 1 zeigt einen Teil eines RAM-Speichers mit einem konventionellen Wortleitungs-Pull-Down-Schaltkreis, bei dem zwei Bits von Speicherzellen mit jeweils einem Transistor und einem Kondensator pro Bit, zwei Dekoder zum Wählen dieser Speicherzellen, einem Leseverstärker zum Verstärken von Speicherzellendaten und zwei Pull-Down-Schaltkreisen für zwei Wortleitungen gezeigt werden.

In Fig. 1 weist eine Speicherzelle 1 für ein Bit einen Speicherkondensator 2 zum Speichern von Daten einer logischen "1" oder "0" (in dieser Beschreibung bedeuten "1" oder "0" logische Werte), wobei eine Seite des Kondensators 2 mit Masse verbunden ist, und einen Schalttransistor 3, bei dem die erste Hauptelektrode mit der anderen Seite des Speicherkondensators 2 verbunden ist und der liest, schreibt oder die Daten in dem Speicherkondensator 2 aufrechterhält, auf. Die Speicherzelle 1 weist weiter eine dem Transistor 3 zugeordnete parasitäre Kapazität 4 auf. Eine Bit-Leitung 5, die mit einer zweiten Hauptelektrode des Schalttransistors 3 verbunden ist, überträgt die Daten in der Speicherzelle 1. Ein Leseverstärker 6 zum Verstärken der Speicherzellendaten, die in die Bit-Leitung 5 ausgelesen werden, wird ebenfalls gezeigt. Ein Signal _S zum Steuern des Leseverstärkers 6 liegt am Anschluß 7 an. Eine Wortleitung 8 ist mit dem Gate des Schalttransistors 3 verbunden, so daß ein Signal zur Kontrolle des ein- und abgeschalteten Zustandes des Schalttransistors 3 an der Wortleitung 8 anliegt. Die parasitäre Kapazität 9 ist zur Wortleitung 8 zugehörig. Ein Dekoderschaltkreis 10 zum Dekodieren von Adressensignalen A 1, 1, A 2, 2, . . . An, n, der zum Wählen der Speicherzelle 1 angewendet wird, weist Anschlüsse 11, . . . 11, an die Adressensignale gelegt werden, Transistoren 12, . . . 12, von denen jeder mit dem zugehörigen Anschluß 11 zum vom Adressensignal abhängigen Schalten verbunden ist, wobei die Transistoren 12, . . . 12 jeweils parallel zueinander geschaltet sind, und einen Ladetransistor 14, dessen eine Hauptelektrode mit einer Seite jedes Transistors 12 verbunden ist zum Aufladen eines Ausgangsknotenpunktes 13 des Dekoderschaltkreises 10, der eine Verbindung zwischen einer Hauptelektrode des Transistors 14 und einer Seite des Transistors 12 ist, auf. Die Gate-Elektrode des Ladetransistors 14 ist mit einem Anschluß 15 verbunden, an den ein Ladesignal zur Steuerung des Ladetransistors 14 angelegt ist, und die andere Hauptelektrode des Ladetransistors 14 ist mit einem Anschluß 16 verbunden, an den eine Quellenspannung V angelegt ist. Zwischen der Wortleitung 8 und einem Anschluß 19, an den ein Clock-Signal Φ* angelegt ist, ist ein Transistor 17 angeordnet, wobei das Gate des Transistors 17 mit dem Ausgangsknoten 13 im Dekoder 10 verbunden ist. Der Transistor 17 verknüpft das Clock-Signal Φ* mit der Wortleitung 8 abhängig von dem Pegel des Ausgangknotens 13 in dem Dekoderschaltkreis 10. Ein Kondensator 18 liegt zwischen dem Ausgangsknoten 13 in dem Dekoderschaltkreis 10 und der Wortleitung 8. Der Kondensator 18 dient als Kapazität zum Verstärken des Pegels, wenn der Ausgangsknoten 13 im Dekoderschaltkreis 10 den Pegel "1" aufweist und zum Übermitteln des Pegels "1" des Clock-Signales Φ* zur Wortleitung 8 ohne Abfall wegen einer Schwellenspannung V _TH des Transistors 17. Ein Pull-Down-Schaltkreis 20 zum Erden einer nichtgewählten Wortleitung umfaßt einen Transistor 21 zwischen der Wortleitung 8 und Masse und einen mit dem Transistor 21 über Kreuz angeordneten Transistor 22, d. h., eine Hauptelektrode (in diesem Fall eine Drain-Elektrode) ist mit dem Gate des Transistors 21 verbunden und die andere Hauptelektrode (in diesem Fall eine Source-Elektrode) ist mit Masse verbunden und ein Gate ist mit der Wortleitung 8 verbunden, und einen Ladetransistor 23 zwischen einem Anschluß 16 mit einer anliegenden Quellenspannung V und einer Hauptelektrode des Transistors 22, wobei ein Gate mit einem Anschluß 15, an dem ein Clock-Signal anlegbar ist, verbunden ist. Der Ladetransistor 23 schaltet einen Transistor 21 leitend oder in den ON-Zustand zur Verbindung der Wortleitung 8 mit Masse, wenn die Speicherzelle 1 in einem nichtgewählten Zustand ist. Ein Dekoderschaltkreis 24 zum Wählen der der oben beschriebenen Speicherzelle 1 gleichen Speicherzelle 28 hat die gleiche Struktur wie der oben beschriebene Dekoderschaltkreis 10, reagiert jedoch anders auf ein Adressensignal. Das Bezugszeichen 25 bezeichnet einen Ausgangsknotenpunkt des Dekoderschaltkreises 24 und das Bezugszeichen 26 bezeichnet einen zwischen einem Anschluß 19, an den ein Clock-Signal Φ* anlegbar ist, und einer Wortleitung 27 angeordneten Transistor, der wie der oben beschriebene Transistor 17 betrieben wird. Der Transistor 26 verbindet die Wortleitung 27 der Speicherzelle 28 mit dem Clock-Signal Φ* abhängig von dem Pegel des Ausgangsknotenpunktes 25 im Dekoderschaltkreis 24. Das Bezugszeichen 29 bezeichnet einen Speicherknotenpunkt in der Speicherzelle 28, das Bezugszeichen 30 eine parasitäre Kapazität der Wortleitung 27, und das Bezugszeichen 31 einen Pull-Down- Schaltkreis für die Wortleitung 27, der die gleiche Struktur hat, wie der oben beschriebene Pull-Down-Schaltkreis 20.

Im folgenden wird der Betrieb eines Schaltkreises nach Fig. 1 mit Bezug auf die Darstellung der Fig. 2 beschrieben.

Dabei wird angenommen, daß die Information "0" in der Speicherzelle 1, die Information "1" in der Speicherzelle 28 gespeichert wird und die in der Speicherzelle 1 gespeicherte Information "0" ausgelesen werden soll.

Ein Zeitraum von t₀ bis t₁ in Fig. 2 ist für das Speichersystem ein Vorladungszeitraum. Während des Vorladungszeitraumes werden die jeweiligen Ausgangsknotenpunkte 13 und 25 der Dekoderschaltkreise 10 und 24 und die Gate-Elektroden der Transistoren 21 in den Pull-Down-Schaltkreisen 20 und 31 abhängig vom Clock-Signal vorgeladen. Da in diesem Zeitpunkt das Clock-Signal Φ * den Pegel "0" aufweist, werden die Wortleitungen 8 und 27 durch die Transistoren 17 und 26 und die Transistoren 21 in den Pull-Down-Schaltkreisen jeweils geerdet. Folglich ist jeder Schalttransistor 3 in beiden Speicherzellen 1 und 28 in einem OFF-Zustand und deshalb ist die Speicherzelleninformation in einem Haltezustand. Wenn an die jeweiligen Anschlüsse 11 der Dekoderschaltkreise 10 und 24 ein Adresseneingangssignal zum Zeitpunkt t₂, nachdem das Clock-Signal zum Zeitpunkt t₁ "0" wird, angelegt wird, wird die Speicherzelle 1 gewählt. Folglich nimmt der Ausgangsknotenpunkt 25 im Dekoderschaltkreis 24 über den Transistor 12 den Pegel "0" an, und der Ausgangsknotenpunkt 13 im Dekoderschaltkreis 10 wird weiter auf dem Pegel "1" gehalten. Demzufolge geht der Transistor 26 in den OFF-Zustand, während der Transistor 17 weiter in dem ON-Zustand gehalten wird. Gleichzeitig weisen die Wortleitungen 8 und 27 den Pegel "0" auf, da das Clock-Signal Φ* den Pegel "0" hat und jeder Transistor 21 in den Pull-Down-Schaltkreisen 20 und 31 im ON-Zustand ist.

Zum Zeitpunkt t₃ nimmt das Clock-Signal Φ* den Pegel "1" an und infolgedessen wird die Wortleitung 8 über den Transistor 17 aufgeladen. Gleichzeitig nimmt trotz der Erdung der Wortleitung 8 durch den Transistor 21 in dem Pull-Down- Schaltkreis 20 die Spannung in der Wortleitung 8 mit Zunahme des Clock-Signales zu, da der Widerstand im ON-Zustand des Transistors 17 kleiner als der Widerstand im ON-Zustand des Transistors 21 des Pull-Down-Schaltkreises 20 gemacht wurde. Wenn die Spannung in der Wortleitung 8 die Schwellenspannung V _TH des Transistors 22 überschreitet, wird der Transistor 22 leitend und der Transistor 21 wird nichtleitend oder geht in den OFF-Zustand, wodurch die Spannung in der Wortleitung 8 der Änderung des Clock-Signales Φ* folgt und infolgedessen ansteigt. Wenn die Spannung in der Wortleitung 8 zunimmt, wird der Ausgangsknotenpunkt 13 des Dekoderschaltkreises 10 durch die Bootstrap-Kapazität 18 des Dekoderschaltkreises 10 auf über V + V _TH angehoben, wodurch die Spannung in der Wortleitung 8 bis zum Pegel "1" (= V) des Clock-Signales Φ* ohne Spannungsabfall in Höhe der Schwellenspannung des Transistors 17 zunimmt. Andererseits bleibt die Wortleitung 27 durch den Transistor 21 geerdet, da der Transistor 26 in einem OFF-Zustand ist. Dann wird der Transistor 3, auf die Spannung in der Wortleitung 8 reagierend, leitfähig, so daß die Information "0" in der Speicherzelle 1 an die Datenleitung 5 ausgelesen wird. Eine Veränderung der Spannung in der Datenleitung zu diesem Zeitpunkt ist in Fig. 2 gezeigt. Insbesondere sind die Wortleitung 8 und die Datenleitung 5 durch eine parasitäre Kapazität 4 in der Speicherzelle 1 miteinander verbunden, und die Spannung in der Datenleitung 5 nimmt während der Anstiegszeit der Wortleitung 8 zu und nimmt danach allmählich ab als Folge eines Lesesignales von der Speicherzelle 1. Wenn das Clock-Signal _S zum Zeitpunkt t₄ angelegt wird, wird eine Feinamplitude der in der Datenleitung 5 erscheinenden Spannung von dem Leseverstärker 6 verstärkt und der Pegel der Datenleitung 5 wird "0", d. h. nimmt Massepotential an.

Zum Zeitpunkt t₅ ist ein Auslesevorgang der Zelle beendet und das Clock-Signal Φ* wird "0". Gleichzeitig wird die Spannung in der Wortleitung 8 "0". Jedoch werden zu dieser Zeit die Wortleitung 8 und die Datenleitung 5 durch die parasitäre Kapazität 4 in der Speicherzelle 1 miteinander verbunden, wodurch die Spannung in der Datenleitung 5 abnimmt. Die Spannung wird weniger als -V _TH , wie in Fig. 2 gezeigt ist. Falls die Spannung tiefer als - V _TH ist, was mit dem Zustand gleichbedeutend ist, bei dem eine Spannung, die größer als die Schwellenspannung V _TH des Schalttransistors 3 der Speicherzelle 28 ist, zwischen Gate-Elektrode (Wortleitung 27) und einer Hauptelektrode (in diesem Fall einer Source- Elektrode) (Datenleitung 5) des Schalttransistors 3 der Speicherzelle 28 angelegt wird, wird der Schalttransistor 3 leitend und infolgedessen wird die in dem Speicherknotenpunkt 29 der Speicherzelle 28 gespeicherte Ladung durch den Schalttransistor 3 entladen, so daß die Spannung im Speicherknotenpunkt 29 abnimmt (siehe Δ V in Fig. 2). Wenn der oben beschriebene Ablauf wiederholt wird, nimmt die Spannung in dem Speicherknotenpunkt 29 der Speicherzelle 28 allmählich ab, bis schließlich die Information "1" in "0" geändert ist. Um das zu verhindern, wäre es vorteilhaft, die Schwellenspannung des Schalttransistors 3 größer zu machen, so daß der Schalttransistor 3 nur schwierig leitfähig gesteuert werden kann. Jedoch wird bei Vergrößerung der Schwellenspannung eine in die Speicherzelle geschriebene Spannung um einen Betrag, der gleich der Erhöhung der Schwellenspannung ist, kleiner. Infolgedessen tritt ein Nachteil ein, bei dem ein Signalpegel zur Zeit des Auslesens der Daten abnimmt.

Aufgabe der Erfindung ist es, einen Halbleiterspeicher nach dem Oberbegriff des Anspruches 1 zu schaffen, der in der Lage ist, nachteilige Effekte als Folge einer Störspannung von der Speicherzelle in einem gewählten Zustand zu reduzieren, ohne die Schwellenspannung V _TH des Schalttransistors in der Speicherzelle zu ändern.

Diese Aufgabe wird durch einen Halbleiterspeicher der eingangs beschriebenen Art gemäß den Merkmalen des kennzeichnenden Teils des Anspruches 1 gelöst.

In einer bevorzugten Ausführungsform der Erfindung wird ein an eine Wortleitung angelegtes Clock-Signal so adaptiert, daß der "0"-Pegel mit hoher Impedanz erzeugt wird.

Im weiteren werden Ausführungsbeispiele der Erfindung anhand der Figuren beschrieben. Von den Figuren zeigt

Fig. 1 einen wesentlichen Teil eines Schaltkreises eines RAM-Speichersystemes mit zwei Bit Speicherzellen nach einer konventionellen Technik;

Fig. 2 ein Zeitdiagramm, das den Signalverlauf in jedem Teil des in Fig. 1 gezeigten Schaltkreises zeigt;

Fig. 3 einen wesentlichen Teil eines Schaltkreises eines RAM-Speichersystemes mit zwei Bit Speicherzellen nach einer Ausführungsform der Erfindung;

Fig. 4 ein Zeitdiagramm, das den Signalablauf in jedem Teil des Schaltkreises der Fig. 3 zeigt;

Fig. 5 ein Schaltbild mit einem Beispiel zur Herstellung einer vorbestimmten Spannung V _N in Fig. 3;

Fig. 6 ein Schaltbild mit einem Beispiel für die Erzeugung eines Clock-Signals Φ′ in Fig. 3;

Fig. 7 ein Zeitdiagramm, das den Signalverlauf in jedem Teil des Schaltkreises nach Fig. 6 zeigt;

Fig. 8 einen wesentlichen Teil eines Schaltkreises mit einer anderen Ausführungsform der Erfindung; und

Fig. 9 ein Schaltbild mit einer weiteren Ausführungsform der Erfindung.

Die folgende bevorzugte Ausführungsform der Erfindung wird anhand der Fig. 3 beschrieben. Obwohl in der Ausführungsform nur zwei Speicherzellen benutzt werden, soll damit ein Prinzip der Erfindung ohne Begrenzung auf solch eine Ausführungsform verdeutlicht werden.

In Fig. 3 bedeuten gleiche Bezugszahlen wie in Fig. 1 gleiche oder ähnliche Teile. Die Unterschiede zur Struktur nach Fig. 1 ergeben sich dadurch, daß jede einzelne Hauptelektrode (in diesem Fall eine Source-Elektrode) eines jeden in dem Pull-Down-Schaltkreis 20 enthaltenen Transistors 21 und 22 mit einem Anschluß 32 verbunden ist, der mit einer Spannungsquelle zum Liefern einer vorbestimmten Spannung V _N (in diesem Fall -V _TH ), die unter Massepotential liegt und daß auf ähnliche Weise jede Hauptelektrode (in diesem Fall eine Source-Elektrode) jedes der in dem Pull-Down-Schaltkreis 31 enthaltenen Transistoren 21 und 22 mit dem Anschluß 32 verbunden ist, und daß das Clock-Signal Φ′ ein Clock- Signal mit dem gleichen Zeitverhalten wie das des Clock- Signals Φ* von Fig. 1 ist, und daß der "0"-Pegel von hoher Impedanz ist.

Der Betrieb eines so strukturierten Speichers wird anhand der Darstellung von Fig. 4 beschrieben.

Es wird auch angenommen, daß die Information "0" in der Speicherzelle 1 gespeichert wird, die Information "1" in der Speicherzelle 28 gespeichert wird und die in der Speicherzelle 1 gespeicherte Information "0" ausgelesen werden soll. Deshalb werden, da der Betrieb des grundlegenden Schaltkreises im wesentlichen der gleiche wie in Fig. 1 ist, nur die Unterschiede, d. h. die Spannungen in den Wortleitungen 8 und 27, beschrieben.

Während eines Zeitraumes zwischen den Zeitpunkten t₀ und t₁ in Fig. 4 sind die Wortleitungen 8 und 27 auf dem Pegel -V _TH , was eine von einer Spannungsquelle gelieferte Spannung ist, da jeder Transistor 21 des Pull-Down-Schaltkreises 20 und 31 in einem ON-Zustand ist. Gleichzeitig nimmt auch das Clock-Signal Φ′ den Pegel -V _TH an, da die Transistoren 17 und 26 auch in einem ON-Zustand sind. Der Grund dafür ist, daß das Clock-Signal Φ′ während dieses Zeitraumes in einem Zustand "0" mit hoher Impedanz abgegeben wird.

Während eines Zeitraumes von t₁ bis t₃ läuft der gleiche Betrieb wie in Fig. 1 ab. Beim Wechsel des Pegels des Clock- Signales Φ′ von "0" nach "1" zum Zeitpunkt t₃ nimmt die Spannung in der Wortleitung 8 allmählich über den Transistor 17 mit Zunahme des Clock-Signales Φ′ zu. Sobald die Spannung in der Wortleitung 8 die Schwellenspannung des Transistors 22 des Pull-Down-Schaltkreises 20 überschreitet, wird der Transistor 22 leitend und der Transistor 21 nichtleitend, so daß die Spannung der Wortleitung 8 dem Clock-Signal Φ′ folgend auf "1" ansteigt. Obwohl die Spannung V _N der Spannungsquelle durch den Transistor 21 im Pull-Down-Schaltkreis 20 umgehend erhöht wird ehe der Pegel des Clock-Signales Φ′ von "0" nach "1" ansteigt, dient die der Wortleitung 27 zugeordnete mit der nichtgewählten Speicherzelle 28 verbundene parasitäre Kapazität 30 (obwohl nur eine parasitäre Kapazität gezeigt wird, gibt es eine große Zahl von einer Anzahl von Wortleitungen zugeordneten parasitären Kapazitäten, z. B. 256 Wortleitungen in einem 64-K-Speicher) als große Entkopplungskapazität über den Transistor 21 im Pull-Down- Schaltkreis 31 und infolgedessen ändert sich die Spannung V _N kaum vom Wert -V _TH . Demzufolge wird die Spannung der Wortleitung 27 auf -V _TH gehalten in Anbetracht der Tatsache, daß der Transistor 26 im OFF-Zustand ist. Wenn die Information "0" in der Speicherzelle 1 ausgelesen wird und das Clock-Signal Φ′ von "1" zu "0" zum Zeitpunkt t₅ geändert wird, wird an die Wortleitung 8 danach ein Massepegel von dem Transistor 17 mit hoher Impedanz abgegeben. Obwohl zu dieser Zeit die Spannung auf der Datenleitung 5 auf weniger als -V _TH abnimmt, da die Wortleitung 8 und die Datenleitung 5 über die parasitäre Kapazität 4 der Speicherzelle 1 miteinander verbunden sind, schaltet der Schalttransistor 3 der Speicherzelle 28 nicht in den ON-Zustand, da die Spannung auf der Wortleitung 27 -V _TH ist. Infolgedessen tritt keine Abnahme der Spannung in dem Speicherknotenpunkt 29 der Speicherzelle 28 auf und die Speicherzelle 28 speichert weiter die Information "1".

Immer wenn das Clock-Signal sich von "0" nach "1" zum Zeitpunkt t₀ verändert, wird danach der Transistor 14 des Dekoderschaltkreises 24 leitend, ebenso der Transistor 26 und der Transistor 23 des Pull-Down-Schaltkreises 20. Deshalb wird auch der Transistor 21 leitend und infolgedessen ändert sich das Clock-Signal Φ′ und die Wortleitung 8 vom Massepegel nach -V _TH . Auf diese Weise kommt der Speicher in eine Wartestellung für eine darauffolgende Operation.

Wie schon beschrieben, weist der Halbleiterspeicher einen Wortleitungs-Pull-Down-Schaltkreis mit einem Transistor auf, dessen eine Hauptelektrode mit der Wortleitung und dessen andere Hauptelektrode mit einer Spannungsquelle zur Lieferung einer vorbestimmten Spannung, die tiefer als Massepegel ist, verbunden ist. Deshalb nimmt eine Spannung auf der Wortleitung in einer nichtgewählten Speicherzelle eine vorbestimmte Spannung tiefer als Massepotential an. Demzufolge wird ein nachteiliger Effekt auf eine nichtgewählte Speicherzelle infolge von Störspannungen von einer gewählten Speicherzelle reduziert. Damit in Einklang kann eine Schwellenspannung des Schalttransistors der Speicherzelle klein gehalten werden und ein aus der Speicherzelle ausgelesenes Signal groß gemacht werden.

Fig. 5 zeigt detailliert einen Schaltkreis für eine Spannungsquelle nach Fig. 3, zum Erzeugen einer vorbestimmten Spannung V _N , die unter Massepegel liegt. Die Spannungsquelle kann auf dem gleichen Träger zusammen mit Speicherzellen, Dekoderschaltkreisen und Pull-Down-Schaltkreisen ausgebildet werden. Die Spannungsquelle nach Fig. 5 weist einen zwischen einem Ausgang 32 und Masse angeordneten Klemmtransistor 33 zur Pegelhaltung einer Ausgangsspannung auf -V _TH , wobei die Gate-Elektrode des Transistors 33 mit Masse verbunden ist, einen ersten gleichrichtenden Transistor 34, dessen eine Hauptelektrode und eine Gate-Elektrode mit dem Ausgang 32 verbunden ist, einen zweiten gleichrichtenden Transistor 35, dessen eine Hauptelektrode und eine Gate Elektrode mit der anderen Hauptelektrode des ersten gleichrichtenden Transistors 34 verbunden ist und bei dem die andere Hauptelektrode mit Masse verbunden ist, und eine zwischen dem Anschluß 38, an den ein Clock-Signal Φ _C anlegbar ist und der anderen Hauptelektrode des ersten gleichrichtenden Transistors 34 angeordnete Kopplungskapazität 37 auf.

Im folgenden wird eine Betriebsweise der Spannungsquelle nach Fig. 5 beschrieben. Eine Schaltungsanordnung ohne Klemmtransistor 33 ist wohlbekannt. Für den Fall, daß eine Amplitude der Spannung des Clock-Signales Φ _C V ist und die Schwellenspannungen des ersten und zweiten gleichrichtenden Transistors 34 und 35 V _TH sind, erscheint am Ausgang 32 eine negative Spannung von - (V-2V _TH ). Immer wenn der Klemmtransistor 33 mit dem Ausgang 32 verbunden ist, wie in Fig. 5, fließt von Masse her ein elektrischer Strom durch den Klemmtransistor 33 wenn die Spannung des Ausganges 32 negativer als -V _TH ist; dadurch wird die Spannung des Ausganges 32 auf dem Pegel -V _TH gehalten. Insbesondere wird eine konstante Spannung -V _TH am Ausgang 32 geliefert.

Zusätzlich zeigt Fig. 6 ein Beispiel eines Clock-Signal-erzeugenden Schaltkreises zum Erzeugen eines Clock-Signales Φ′, wie in Fig. 3 gezeigt, das das gleiche Zeitverhalten aufweist wie das Clock-Signal Φ* in Fig. 1; jedoch wird der Pegel "0" mit hoher Impedanz abgegeben. In Fig. 6 ist ein Lasttransistor 41 zwischen einer Stromquelle 65 und einem Ausgang 40 zur Ausgabe eines Clock-Signales Φ′ angeordnet. Ein Treiber-Transistor 42 einer Ausgangsstufe ist zwischen dem Ausgang 40 und Masse angeordnet. Ein Transistor 43 zum Aufladen einer Gate-Elektrode des Lasttransistors 41 ist zwischen der Stromquelle und einem Knotenpunkt 45 angeordnet und wird von dem Clock-Signal Φ _D gesteuert. Ein Transistor 44 zum Entladen der Gate-Elektrode des Lasttransistors 41 ist zwischen dem Knotenpunkt 45 und Masse angeordnet. Ein Ausgangsknotenpunkt 45 ist ein Knotenpunkt für einen Lade- und Entladeschaltkreis mit Transistoren 43 und 44. Ein Bootstrap-Kondensator 46 zum Anheben der Gate-Elektrode des Lasttransistors 41 ist zwischen dem Knotenpunkt 45 und einem Knotenpunkt 49 angeordnet. Ein Lasttransistor 47 ist ein Transistor für eine Bootstrap-Schaltung, die die Gate-Elektrode des Lasttransistors 41 anhebt und ist zwischen einer Stromversorgung und dem Knotenpunkt 49 angeordnet. Ein Treiber- Transistor 48 ist zwischen dem Knotenpunkt 49 und Masse angeordnet. Ein Lasttransistor 50 ist in einem Verzögerungsschaltkreis enthalten, der zum effektiven Betrieb des Bootstrap-Schaltkreises beiträgt. Der Lasttransistor 50 wird von einem Clock-Signal ₀ gesteuert und liegt zwischen der Stromversorgung und dem Knotenpunkt 52. Ein Treiber-Transistor 51 ist zwischen einem Ausgangsknotenpunkt 52 und Masse angeordnet. Bezugszeichen 53 bezeichnet einen Ausgangsknotenpunkt eines Schaltkreises zum Bilden eines Signales, das den Treiber-Transistor 52 zeitweise leitend schaltet. Ein Lasttransistor ist zwischen das Clock-Signal ₀ und dem Knotenpunkt 53 angeordnet. Ein Treiber-Transistor 55 ist zwischen dem Knotenpunkt 53 und Masse angeordnet. Ein Transistor 56 zum Aufladen der Gate-Elektrode des Lasttransistors 54 wird von dem Clock-Signal Φ₀ gesteuert und ist zwischen der Stromversorgung und dem Knotenpunkt 58 angeordnet. Ein Transistor 57 zum Entladen der Gate-Elektrode des Lasttransistors 54 ist zwischen Masse und dem Knotenpunkt 58 für den Lade- und Entladeschaltkreis mit den Transistoren 56 und 57 angeordnet. Ein Transistor 59 zur Steuerung des Treiber-Transistors 55 und des Transistors 57 in Abhängigkeit vom Clock-Signal ₀ ist zwischen einer Stromquelle und einem Knotenpunkt 62 angeordnet. Transistor 60 zum Entladen des Knotenpunktes 62 wird in Abhängigkeit vom Clock-Signal Φ₀ gesteuert und ist zwischen dem Knotenpunkt 62 und Masse angeordnet. Ein Transistor 61 zum Entladen des Knotenpunktes 62 wird in Abhängigkeit von dem Clock-Signal Φ′ gesteuert und ist zwischen dem Knotenpunkt 62 und Masse angeordnet. 63 ist ein Anschluß, an den ein Clock-Signal Φ₀ angelegt wird, 64 ist ein Anschluß, an den ein Clock-Signal Φ₀ angelegt wird und 65 ist ein Anschluß, an den eine Stromquelle V angeschlossen ist.

Für den so strukturierten Clock-Signal-erzeugenden Schaltkreis wird nun eine Betriebsweise zum Erhalten eines Clock- Signales Φ′ anhand der Darstellung in Fig. 7 beschrieben. Da zuerst während eines Zeitraumes zwischen den Zeitpunkten t₀ und t₁ ein Clock-Signal ₀ den Pegel "1" und ein Clock- Signal Φ₀ den Pegel "0" haben, hat der Knotenpunkt 45 den Pegel "0". Der Knotenpunkt 62 wird deshalb durch den Transistor 59 geladen und nimmt den Pegel "1" an, dadurch nimmt der Knotenpunkt 53 den Pegel "0" und der Knotenpunkt 52 den Pegel "1" an. Da die Transistoren 41 und 42 nichtleitend werden, ist der Ausgangsknotenpunkt 40 (als Funktion des Clock-Signales Φ′) in einem Zustand hoher Impedanz und nimmt den Pegel "0" an, wenn der Pegel vor t ₀ "0" ist.

Sogar wenn zum Zeitpunkt t₁ das Clock-Signal ₀ den Pegel "0" annimmt, werden die Knotenpunkte 52 und 62 in einen Pegelzustand "1" gehalten. Immer wenn zum Zeitpunkt t₂ das Clock- Signal Φ₀ "1" wird, wird der Transistor 43 in Abhängigkeit vom Clock-Signal Φ₀ leitfähig gesteuert und der Knotenpunkt 45 wird demzufolge aufgeladen, der Transistor 41 wird leitfähig gesteuert und der Pegel des Knotenpunktes 40 nimmt zu, so daß der Transistor 51 leitfähig gesteuert wird und der Knotenpunkt 52 vom Zustand "1" zum Zustand "0" wechselt. Folglich wird der Transistor 48 in den OFF-Zustand gesteuert und der Pegel des Knotenpunktes 49 wechselt von "0" zu "1". Dieser Wechsel wird durch den Kondensator 46 zu dem Knotenpunkt 45 übermittelt, so daß der Pegel des Knotenpunktes 45 auf über V + V _TH ansteigt. Folglich steigt der Pegel des Clock-Signales Φ′ auf V an. Andererseits wird der Knotenpunkt 58 auf den Zustand "1" durch den Transistor 56 aufgeladen und der Transistor 54 wird leitfähig gesteuert, da der Knotenpunkt 62 über den Transistor 60 den Pegel "0" annimmt, so daß die Transistoren 55 und 57 nichtleitend gesteuert werden. Da jedoch das Clock-Signal ₀ zu dieser Zeit den Pegel "0" hat, hat der Knotenpunkt 53 immer noch den Zustand "0". Da der Transistor 44 sogar bei einem Clock- Signal Φ₀ vom Pegel "0" zum Zeitpunkt t₃ in einem OFF-Zustand verbleibt, entlädt sich der Knotenpunkt 45 nicht und infolgedessen bleibt das Clock-Signal Φ′ auf V. Immer wenn das Clock-Signal ₀ den Zustand "1" zum Zeitpunkt t₄ annimmt, nimmt der Knotenpunkt 45 über den Transistor 44 den Zustand "0" an, der Transistor 42 wird leitend gesteuert als Funktion des Clock-Signales Φ₀ über den Transistor 54 und das Clock- Signal Φ′ wird geerdet. Immer wenn das Clock-Signal Φ′ den Zustand "0" annimmt, wird der Transistor 61 nichtleitend gesteuert, so daß der von dem Transistor 61 erniedrigte Pegel des Knotenpunktes 62 ansteigt und die Transistoren 55 und 57 leitend gesteuert werden zum Zeitpunkt t₅, wodurch der Knotenpunkt 53 den Pegel "0" annimmt. Dann nimmt das Clock- Signal Φ′ als Reaktion auf den Zustand "0" des Knotenpunktes 53 einen Zustand "0" an, der mit hoher Impedanz erzeugt wird (siehe gestrichelte Linie in Fig. 7). Als Ergebnis wird ein Clock-Signal mit dem gleichen Zeitverhalten wie das Clock-Signal Φ* in Fig. 1 erhalten, wobei aber der "0"-Pegel mit hoher Impedanz erzeugt wird.

Wenn der Clock-Signal-Φ′-erzeugende Schaltkreis in dem Schaltkreis nach Fig. 3 benutzt wird, nimmt der Spannungspegel des Clock-Signales ′ auf -V _TH ab (bis zum Zeitpunkt t₃ und einem Zeitraum nach dem Zeitpunkt t₀ in Fig. 4). Da jedoch die Transistoren 41 und 42 in einem Zwischenzustand zwischen dem ON- und OFF-Zustand sind, und auf die Weise kaum elektrischer Strom fließt, entsteht das Problem eines Anstieges der verbrauchten Leistung nicht.

Fig. 8 zeigt einen wesentlichen Teil eines Schaltkreises mit einer anderen Ausführungsform der Erfindung, in dem nur ein Wortleitungsschaltkreis gezeigt wird. In Fig. 8 weist ein Pull-Down-Schaltkreis 71 einen Pull-Down- Transistor 72, dessen eine Hauptelektrode mit einer Wortleitung 8 und dessen andere Hauptelektrode mit einer Spannungsquelle zum Erzeugen einer vorbestimmten Spannung V _N mit niedrigerem Potential als Masse, verbunden ist, auf. Ein Ladetransistor 73 ist zwischen einer Stromquelle V und einem Knotenpunkt 76 der ein Ende der Gate-Elektrode des Pull-Down-Transistors 72 ist, angeordnet und wird in Abhängigkeit von dem Clock-Signal gesteuert; ein Lasttransistor 74 ist zwischen der Stromversorgung und dem Knotenpunkt 76 angeordnet. Ein Treiber-Transistor ist zwischen Masse und dem Knoten 76 angeordnet. Es werden auch ein Stromversorgungsanschluß 77, ein Anschluß 78 für ein Clock-Signal und ein Anschluß 79 für ein Clock-Signal Φ₀ gezeigt.

Bei der so strukturierten Ausführungsform ist der Betrieb sehr ähnlich zu dem der Ausführungsform von Fig. 4. Während das Clock-Signal den Pegel "1" annimmt, d. h. während einer Vorlaufzeit, wird der Ladetransistor 73 leitend gesteuert und infolgedessen nimmt der Knotenpunkt 73 den Pegel "1" mit V-V _TH an, so daß der Pull-Down-Transistor 72 leitend gesteuert wird und die Wortleitung 8 eine vorbestimmte Spannung V _N (in diesem Fall -V _TH ) aufweist. Dann, beim Auslesen der Speicherzelle 1, nimmt das Clock-Signal Φ₀ den Pegel "1" an, kurz bevor eine gewählte Wortleitung 8 den Zustand "1", nachdem das Clock-Signal vom Zustand "1" zum Zustand "0" wechselt, annimmt. Dadurch wird die Spannung des Knotenpunktes 76 geringfügig höher als Massepotential, was durch das Verhältnis der ON-Widerstände des Lasttransistors 74 und des Treiber-Transistors 75 festgelegt wird. Demzufolge ist die Impedanz des Pull-Down-Transistors 72 relativ hoch, obwohl der Pull-Down-Transistor 72 geringfügig leitend wird, ein Zustand, der sehr nahe an dem OFF-Zustand liegt. Als Ergebnis nimmt die Spannung zum Auslesen der gewählten Wortleitung 8 auf ungefähr den Pegel V zu, so daß die in der Speicherzelle 1 gespeicherte Information ausgelesen werden kann. Die Spannung an der nichtgewählten Wortleitung ist -V _TH . Dadurch kann ein nachteiliger Effekt auf die nichtgewählten Speicherzellen als Folge von Störsignalen von der gewählten Speicherzelle nach Vollendung des Auslesevorganges in der gleichen Weise wie in Fig. 3 reduziert werden, und zusätzlich kann ein von der Speicherzelle ausgelesenes Signal größer gemacht werden.

Fig. 9 ist ein wesentlicher Teil eines Schaltkreises mit einer anderen Ausführungsform der Erfindung, in dem nur ein Wortleitungsschaltkreis gezeigt wird.

In Fig. 9 weist ein Pull-Down-Schaltkreis 80 einen Pull-Down- Transistor 81, dessen eine Hauptelektrode mit der Wortleitung 8 und dessen andere Hauptelektrode mit einer Spannungsquelle zur Erzeugung einer vorbestimmten Spannung V _N , die niedriger als der Massepegel ist, verbunden ist, und einen Transistor 83 , dessen eine Hauptelektrode mit der Gate-Elektrode des Pull-Down-Transistors 81, dessen andere Hauptelektrode mit einem Anschluß 84 für das Clock-Signal ₁ und dessen Gate mit einem Ausgangsknotenpunkt 13 des Dekoderschaltkreises 10 verbunden ist, auf. Das Clock-Signal ₁ wechselt vom Zustand "1" zum Zustand "0", nachdem ein Ausgangssignal des Dekoderschaltkreises sich ändert.

Der Betrieb des in Fig. 9 gezeigten Schaltkreises ist ähnlich dem in Fig. 4 gezeigten. Während einer Vorlaufzeit sind der Ausgangsknotenpunkt 13 und das Clock-Signal ₁ beide im Zustand "1" und der Zustand "1" erscheint im Knotenpunkt 82 über den Transistor 83. Als Ergebnis wird der Pull-Down-Transistor 81 leitfähig gesteuert und infolgedessen nimmt die Wortleitung 8 eine vorbestimmte Spannung V _N (in diesem Fall -V _TH ) an. Im folgenden wird der Fall, bei dem die mit der Wortleitung 8 verbundene Speicherzelle gewählt wird und der Fall, bei dem die Speicherzelle nicht gewählt wird, beschrieben. Bei Wahl der Speicherzelle nimmt der Ausgangsknotenpunkt des Dekoderschaltkreises 10 den Zustand "1" an. Falls das Clock-Signal ₁ vom Zustand "1" zum Zustand "0" zu jener Zeit wechselt, nimmt der Knotenpunkt 82 Massepotential über den Transistor 83 an, und der Pull- Down-Transistor 81 nimmt einen Zwischenzustand zwischen den ON- und OFF-Zuständen an, so daß sein ON-Widerstand sehr hoch ist. Bei Wechsel des Clock-Signal-Φ-Pegels vom Zustand "0" zum Zustand "1" zu jener Zeit, ändert sich auch der Zustand der Wortleitung 8 vom Zustand "0" zum Zustand "1" über den Transistor 17. Demzufolge wird die in der Speicherzelle gespeicherte Information ausgelesen. Wenn die Speicherzelle nicht gewählt wird, wechselt der Ausgangsknotenpunkt des Dekoderschaltkreises 10 von "1" zu "0". Da der Transistor 83 sogar dann nichtleitend gesteuert wird, wenn das Clock- Signal Φ₁ vom Zustand "1" zum Zustand "0" zu jener Zeit wechselt, behält der Knotenpunkt 82 den "1"-Pegel und der Pull-Down-Transistor 81 bleibt im ON-Zustand. Weiter hat die Spannung der Wortleitung 8 den Pegel -V _TH , da der Transistor 17 nichtleitend gesteuert wird.

Deshalb kann, da die Spannung auf der gewählten Wortleitung 8 -V _TH ist, ein nachteiliger Effekt auf die nichtgewählte Speicherzelle infolge von Störspannungen von der gewählten Speicherzelle reduziert werden und zusätzlich ein aus der Speicherzelle ausgelesenes Signal größer gemacht werden.

Da ein Transistor, dessen eine Hauptelektrode mit einer mit einer Mehrzahl von Speicherzellen verbundenen Wortleitung, dessen andere Hauptelektrode mit einer Spannungsquelle zum Liefern einer vorbestimmten Spannung, die niedriger als Massepotential ist, und dessen Gate-Elektrode mit einer Steuersignalquelle verbunden ist, vorgesehen ist, die im vorhergehenden beschrieben wurde, hat die Erfindung einen besonders vorteilhaften Effekt, nämlich, daß eine Spannung auf einer Wortleitung für eine Speicherzelle in nichtgewähltem Zustand eine vorbestimmte Spannung kleiner als Massepotential annehmen kann, und infolgedessen ein nachteiliger Effekt auf eine Speicherzelle in einem nichtgewählten Zustand infolge von Störspannungen von einer gewählten Speicherzelle reduziert werden kann.

Claims (6)

1. Halbleiterspeicher mit einer Mehrzahl von Speicherzellen, von denen jede einen Schalttransistor mit erster und zweiter Hauptelektrode und Gate-Elektrode, und eine mit der ersten Hauptelektrode des Schalttransistors verbundene Speicherkapazität aufweist, mit einer mit der zweiten Hauptelektrode des Schalttransistors verbundenen Datenleitung zum Übertragen der in der Speicherkapazität gespeicherten Information, einer Signal-Quelle zum Erzeugen eines die EIN/AUS-Zustände des Schalttransistors steuernden Clock-Signales, mit dem Gate des Schalttransistors verbundenen Wortleitungen zum Übermitteln des Clock-Signales, einem Dekoderschaltkreis zum Auswählen einer der Wortleitungen zum Beaufschlagen des Gates des entsprechenden Schalttransistors mit dem Clock-Signal und einem Wortleitungs-Pull-Down-Schaltkreis, der je Wortleitung einen Pull-Down-Transistor, dessen erste Hauptelektrode mit der zugehörigen Wortleitung verbunden ist und dessen zweite Hauptelektrode mit einem konstanten Arbeitspotential beaufschlagt ist, und eine ein Steuersignal liefernde Einrichtung zum Ansteuern des Gates des Pull-Down-Transistors, um dessen Leitfähigkeit zu steuern, aufweist, dadurch gekennzeichnet, daß das Arbeitspotential (V _N ) durch eine Spannungsquelle derart erzeugt wird, daß es tiefer ist als der Pegel einer logischen "0" der durch die Datenleitung (5) zu übertragenden Daten.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß das an die Wortleitungen angelegte Clock-Signal so angepaßt ist, daß der Pegel der logischen "0" mit hoher Impedanz erzeugt wird.

3. Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungsquelle einen Klemmtransistor (33), dessen erste Hauptelektrode mit einem Ausgangsanschluß (32) der Spannungsquelle und dessen zweite Hauptelektrode und dessen Gate mit Masse verbunden sind, einen ersten gleichrichtenden Transistor (34), dessen erste Hauptelektrode und dessen Gate mit dem Ausgangsanschluß (32) verbunden sind,
einen zweiten gleichrichtenden Transistor (35), dessen erste Hauptelektrode und dessen Gate mit der zweiten Hauptelektrode des ersten gleichrichtenden Transistors (34) verbunden sind, und dessen zweite Hauptelektrode mit Masse verbunden ist, und eine Kopplungskapazität (37) zwischen einem Eingangsanschluß (38) der Spannungsquelle, an den ein geeignetes Signal angelegt wird, und der zweiten Hauptelektrode des ersten gleichrichtenden Transistors (34) aufweist.

4. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ein Steuersignal liefernde Einrichtung zum Ansteuern des Gates des Pull-Down-Transistors (21) einen Treibertransistor (22), dessen erste Hauptelektrode mit dem Gate des Pull-Down-Transistors (21), dessen zweite Hauptelektrode mit dem Arbeitspotential (V _N ) und dessen Gate mit der Wortleitung (8, 27) verbunden ist und
einen Ladetransistor (23), dessen erste Hauptelektrode mit einer Konstantspannungsquelle (V), dessen zweite Hauptelektrode mit der ersten Hauptelektrode des Treibertransistors (22) verbunden ist und dessen Gate mit einem Taktsignal () gekoppelt ist, aufweist.

5. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ein Steuersignal liefernde Einrichtung einen Treibertransistor (75), dessen erste Hauptelektrode mit dem Gate des Pull-Down-Transistors (72), dessen zweite Hauptelektrode mit Masse verbunden ist, und dessen Gate mit einem ersten Takt-Signal (Φ₀) gekoppelt ist, und einen Ladetransistor (73), dessen erste Hauptelektrode mit einer Konstantspannungsquelle (V), dessen zweite Hauptelektrode mit der ersten Hauptelektrode des Treibertransistors (75) verbunden ist, und dessen Gate an ein zweites Takt-Signal () gekoppelt ist, und
einen Lasttransistor (74), dessen erste Hauptelektrode und dessen Gate mit der Konstantspannungsquelle (V) verbunden sind und dessen zweite Hauptelektrode mit der zweiten Hauptelektrode des Ladetransistors (73) verbunden ist, aufweist.

6. Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ein Steuersignal liefernde Einrichtung einen Transistor (83), dessen erste Hauptelektrode mit dem Gate des Pull-Down-Transistors (81), dessen zweite Hauptelektrode mit einem Anschluß (84) für ein Takt-Signal (), dessen Gate mit einem Ausgangsknotenpunkt des Dekoderschaltkreises verbunden ist, aufweist, wobei das Takt-Signal () von der logischen "0" zur logischen "1" wechselt, nachdem das Ausgangssignal des Dekoderschaltkreises wechselt.