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Verfahren und Schaltungsanordnung zur Übertragung
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von Datensignalen Die Erfindung betrifft ein Verfahren zur Übertragung
von Datensignalen in Kanalgruppen im Zeitmultiplexverfahren gemäß dem Oberbegriff
des Patentanspruchs 1.
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Zeitmultiplexe zur Übertragung von Datensignalen können mehrere Kanalgruppen
enthalten, die ihrerseits wieder homogen in ein oder mehrere Kanäle unterteilt sein
können. Ein solches Multiplexschema ist beispielsweise in der Empfehlung X.51 des
CCITT definiert. Dieses enthält fünf Kanalgruppen mit einer Bitrate von je 12 kbit/s.
Dies ergibt zusammen mit einer Padding-Bitfolge von 4 kbit/s, die unter anderem
empfangsseitig die Suche und stetige Kontrolle des Rahmensynchronismus ermöglicht,
eine zu übertragende Gesamt-Bitrate von 64 kbit/s.
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Einzelheiten dieses Rahmenaufbaus spielen aber für das erfindungsgemäße
Verfahren keine Rolle.
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Jede der genannten Kanal gruppen kann homogen in einen, zwei, vier,
acht oder sechzehn Kanäle unterteilt sein, wobei dieBitratendieser Kanäle 12, 6,
3, 1,5 oder 0,75 kbit/s betragen. Die homogene Unterteilung in 8 Kanäle zu je 1,5
kbit/s ist in der oben genannten Empfehlung zwar nicht erwähnt, wird aber ebenfalls
angewandt.
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Die einzelnen Kanäle besitzen gemäß der Empfehlung X.51 eine l0-bit-Envelope-StruIrtur,
wie in Fig. 1
darqestellt. Ein Envelope besteht aus dem Statusbit
S, das zur Unterscheidung von Nutzdatenübertragungs- und Signalisierungszustand
dient, dem Synchronisierbit (Alignment-Bit) A und 8 Informationsbits. In einer Kanal
gruppe sind die einzelnen Kanäle envelope-verschachtelt eingeordnet. Die einem bestimmten
Kanal zugehörigen Enevlopes und Bits haben eindeutig festgelegte Plätze innerhalb
des Rahmens des Zeitmultiplexsignals.
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In bestimmten Fällen, beispielsweise wenn ein Teilnehmer mehr als
einen Kanal benötigt, ist es sinnvoll oder notwendig, nicht ein komplettes Multiplexsignal
(beispielsweise das oben erwähnte komplette X.51-Multiplexsignai von 64 kbit/s)
oder einen einzigen Kanal zu übertragen, sondern eine einzelne Kanalgruppe.
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Diese einzelne Kanalgruppe kann z.B. aus einem X.51-Multiplexsignal
herausgenommen sein oder sie kann aus einzelnen Kanälen zur gemeinsamen Übertragung
zusammengestellt worden sein.
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Um die empfangsseitige Auflösung in die einzelnen Kanäle bzw. die
richtige Einordnung der Kanalgruppe in ein anderes Multiplexsignal zu ermöglichen,
muß diese einzelne Kanal gruppe eine Rahmensynchronisierinformation enthalten. Dies
kann beispielsweise dadurch erfolgen, daß dem Kanalgruppensignal eine Rahmensynchronisierbitfolge
hinzugefügt wird, wie dies bei der Bildung des oben erwähnten X.51-Multiplexsignals
der Fall ist. Dies hat aber den Nachteil, daß die Übertragungsrate erhöht wird.
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Eine andere Möglichkeit ist, die Envelope-Synchronisierbitfolge (A-Bit-Folge)
der aufeinanderfolgenden
Kanäle sendeseitig durch eine Rahmensynchronisierbitw
folge zu ersetzen. Dies ist aus der DE-OS 30 02 929 (Anspruch 2) und für ein Multiplexsignal
gemäß der CCITT-Empfehlung X.50 aus den NTG-Fachberichten, Band 55 (1976), "Datennetze",
Seiten 268 bis 269 (Abschnitt "3. Multiplexer für Envelopes") bekannt. Auf der Sendeseite
erfolgt also hier die Markierung der Rahmenphase durch Uberschreiben der Envelope-Synchronisierbits
mit den Rahmensynchronisierbits. Dies kann dazu führen, daß die RahmenlËnge des
Multiplexsignals größer als die Länge der Kanalgruppe ist, insbesondere wenn eine
Kanalgruppe eine verhältnismäßig geringe Anzahl von Kanälen enthält, was auf der
Empfangsseite einen erhöhten Aufwand beim Demultiplexieren des empfangenen Multiplexsignals
und beim Zuordnen der Envelopes zu den entsprechenden Kanälen bedeutet.
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Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten
Art anzugeben, bei dem die Rahmenlänge des Multiplexsignals möglichst kurz bleibt,
keinesfalls aber größer als eine Kanal gruppe ist.
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Die Lösung dieser Aufgabe ist im Kennzeichenteil des Anspruchs 1 angegeben.
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Ein Vorteil dieser erfindungsgemäßen Lösung besteht auch darin, daß
auf der Empfangsseite die Anzahl der Kanäle in einer Kanalgruppe auf einfache Art
und Weise festgestellt werden kann, da der Anfang einer Kanal gruppe und damit der
Umfang eines Multiplexrahmens durch die Änderung des Binärzustandes der Synchronisierbitfolge
festgelegt ist.
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Besonclers vorteilhaft ist das Verfahren wendbar, wpnn diF c Synchronisierbitfolge
(A-Bit-Folge) jedes einzelnen Kanals immer die Folge 101010 ... ist, was in den
bisher bekannt gewordenen Fällen zutrifft, da dann auf der Empfangsseite nach dem
Demultiplexieren des Kanalgruppensignals das kanalweise Einführen neuer Envelope-Synchronisierbits
entfällt. Beim Stand der Technik muß das Signal sowohl sende- als auch empfangsseitig
bearbeitet werden, während hier die Synchronisierbitfolge (A-Bit-Folge) der einzelnen
Kanäle, aus welchen sich die zu übertragende Kanalgruppe zusammensetzt, gar nicht
verändert oder höchstens sendeseitig invertiert werden muß. Empfangsseitig entfällt
auf jeden Fall das kanalweise Einführen neuer Envelope-Synchronisierbits. Ist auf
der Sendeseite eine Inversion des Synchronisierbits notwendig; kann dies durch eine
unmittelbare invers ion des Synchronisierbits oder durch Verzögerung des Kanalsignals
um die Dauer eines Envelopes erfolgen. Eine Verzögerung des Kanalsignals ist häufig
bei der Einordnung in ein Multiplex ohnehin notwendig.
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Eine Schaltungsanordnung und vorteilhafte Ausgestaltungen zur empfangsseitigen
Erkennung der Rahmensynchronisation und der Anzahl der in einer Kanalgruppe vorkommenden
Kanäle sind in den übrigen Unteransprüchen angegeben.
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Anhand der Zeichnung werden im folgenden Ausführungsbeispiele des
erfindungsgemäßen Verfahrens sowie Schaltungsanordnungen hierzu erläutert.
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Es zeigt: Fig. 1 cin 10-bit-Envelope eines Kanals gemäß der CCITT-Empfehlung
X. 51, Fig. 2 die Darstellung einer Kanalgruppe mit vier Kanälen, Fig. 3A die Darstellung
der Synchronisierbits einer Kanalgruppe mit zwei Kanälen, Fig. 3B die Darstellung
der Synchronisierbits einer Kanalgruppe mit acht Kanälen, Fig. 4 eine Schaltungsanordnung
zur Durchführung des Verfahrens bei einer Kanalgruppe mit vier Kanälen, Fig. 5 ein
Impulsdiagramm zu Fig. 4, Fig. 6 eine Schaltungsanordnung zur empfangsseitigen Erkennung
der Rahmensynchronisation und der Kanalgruppenunterteilung bei maximal vier vorkommenden
Kanälen.
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Bei dem in Fig.2 gezeigten Datensignal besteht eine Kanal gruppe beispielsweise
aus k = 4 Kanälen. Die hier an zweiter Stelle der Envelopes stehenden Synchronisierbits
sind in der vollständig dargestellten Kanalgruppe alle "1". In der vorhergehenden
und darauffolgenden Signalgruppe sind alle Synchronisierbits "0". Der Anfang eines
Multiplexrahmens ist somit durch die Änderung des Binär zustands der Synchronisierbitfolge
(A-Bit-Folge) festgelegt.
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Wie auch aus der Fig. 3A und 3B ersichtlich ist, entspricht die Rahmenlänge
eines solchermaßen gebildeten Multiplexsignals jeweils der Länge einer Kanalgruppe,
entsprechend der Anzahl der in einer Kanalgruppe vorhandenen Kanäle. Fig. 3A zeigt
dies anhand der Synchronisierbitfolge eines aus zwei Kanälen je Kanal gruppe und
Fig. 3B anhand der Synchronisier-
bltrolgr eines aus acht Kanälen
je Kanalgruppe bestehenden Multiplexsignals. Werden also weniger oder mehr Kanäle
im Multiplex zusammengefaßt, so ergeben sich kürzere oder längere Abstände zwischen
den Überlängen (Änderung des Binärzustandes) in der Synchronisierbitfolge. Daraus
ergibt sich der Vorieil, daß die Rahmenlänge möglichst kurz bleibt. Außerdem kann
hierdurch empfangsseitig die Zahl der Kanäle im Multiplex erkannt werden.
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Das in Fig.4 gezeigte Ausführungsbeispiel einer Schaltungsanordnung
zur Durchführung des Verfahrens besteht aus der Baugruppe G und aus den Kanalbaugruppen
K1, K2, K3 und K4. Für jeden Kanal einer Kanal gruppe ist eine Kanalbaugruppe erforderlich,
wobei jede gleich aufgebaut ist, weshalb hier ledilich die Kanalbaugruppe K1 detailliert
dargestellt ist. Das gezeigte Beispiel ist also für vier Kanäle ausgelegt. Die aus
der Baugruppe G kommenden Signale werden allen Kanalbaugruppen K1 ... K4 zugeführt.
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Entsprechend der Kanalzahl enthält der Multiplexer M der Baugruppe
G vier Eingänge El, E2, E3 und E4.
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Außer dem Multiplexer M enthält die Baugruppe G in Fig. 4 (vergleiche
hierzu auch die Impulsdiagramme in Fig. 5) die Flip-Flops a, b, d, e, g, k, m, die
NAND-Gatter h, i, den 5:1-Frequenzteiler c und den 4:1-Frequenzteiler 1. Der Grundtakt
Tg wird dem Takteingang des ersten Flip-Flops a zugeführt. Am nicht invertierenden
Ausgang des zweiten Flip-Flops b liegt der Takt TO an, mit dem das Multiplexsignal
DO mit Hilfe des Flip-Flops m aus dem Multiplexer M ausgelesen wird. Es ist also
Tg = 4TO. Aus dem Takt TO werden über den 4:l-Frequenzteiler die Takte T1, T2, T3,
T4 gewonnen, mit denen die Datensignale D1, D2,
D3, D4 in die Kanalbaugruppen
Kl, K2, K3, K4 übernommen werden. Da alle vier Kanalbaugrupen gleich aufgebaut sind,
wird im folgenden nur noch die Kanalbaugruppe K1 betrachtet. Diese besteht dus dem
Register n mit Serieneingang und Parallelausgang, dem Zwischenregister o mit parallelem
Eingang und parallelem Ausgang, dem Register p mit parallelem Eingang und seriellem
Ausgang sowie dem UND-Gatter q. Die Zahl der Speicherplätze der Register n, o, p
entspricht jeweils der Zahl der Bitplätze eines Envelopes.
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Das Datensignal D1 des ersten Kanals wird also mit dem Takt T1 in
das Register n gegeben. Mit dem Envelope-Takt ET1, der aus dem Datensignal D1 abgeleitet
werden kann, werden die Daten envelopeweise in das Zwischenregister o übernommen.
Mit dem Steuersignal L (L = LOAD) aus dem Flip-Flop g und dem Takt Ti aus der NAND-Schaltung
i der Baugruppe G wird der Inhalt vom Zwischenregister o in das Register p umgespeichert.
Das Synchronisierbit (Alignment-Bit A) wird dabei durch das im Flip-Flop k der Baugruppe
G enthaltene Bit Al ersetzt. Das neue Synchronisierbit ist für alle Kanäle innerhalb
einer Kanalgruppe, d.h. hier innerhalb eines Rahmens des Multiplexsignals, gleich
und wechselt von Kanalgruppe zu Kanalgruppe seine Polarität. Dieses Ersetzen ist
praktisch ein Beibehalten oder eine invers ion der ursprünglichen Synchronisierbitfolge,
wenn die Synchronisierbits aufeinanderfolgender Envelopes jedes einzelnen,unverschachtelten
Kanals abwechselnd o und 1 sind.
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Der Inhalt der Register p in den Kanalbaugruppen K1 ... K4 wird über
den 4:1-Multiplexer M der Baugruppe G dem Flip-Flop m reihum seriell übermittelt
und
bildet dann das Multiplexsignal DO. Zu Beginn jedes Zyklus des Multiplexers M werden
die Register p der Kanalbaugruppen K1 ... K4 durch die parallele Ubernahme des Inhalts
der Zwischenregister o mit dem Statusbit und den Informationsbits der nächsten Envelopes
geladen. Das neue Synchronisierbit wird aus dem Flip-Flop k übernommen. Die Übernahme
wird gesteuert durch die aus dem Flip-Flop g und den UND-Gattern h, i bestehenden
Logik. Diese schaltet die Betriebsweise der Register p für einen TO-Halbtakt vom
Schiebebetrieb (S = Shift) in den Ladebetrieb (L = LOAD) um und führt über die Takteingänge
den Registern p einen Zwischentaktimpuls(vergleiche Ti in Fig. 5) zu, mit dem die
parallele Datenübernahme erfolgt. Danach geht die Schaltung g, h, i wieder in den
normalen Zustand zurück. Zur Verhinderung eines Einspeichervorganges in das Zwischenregister
o während des Ladens von Register p unterdrückt das UND-Gatter q während der Ladezeit
einen eventuell in dieser Zeit kommenden Übernahmeimpuls ET1.
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Fig. 6 zeigt ein Ausführungsbeispiel einer Schaltungsanordnung, die
bei Anwendung des erfindungsgemäßen Verfahrens empfangsseitig die Rahmensynchronisation
und die Anzahl der in einer Kanalgruppe vorkommenden Kanäle erkennt und prüft. Zur
besseren Übersicht beschränkt sich das hier dargestellte Ausführungsbeispiel auf
maximal vier vorkommende Kanäle, d.h.
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bei Anwendung des Verfahrens bei einer Kanalgruppe entsprechend der
CCITT-Empfehlung X.51 enthält das Multiplexsignal (die Kanalgruppe) entweder einen
Kanal zu 12 kbit/s oder 2 Kanäle zu je 6 kbit/s oder 4 Kanäle zu je 3 kbit/s.
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Die empfangene Bitfolge a x wird einem Schieberegister SR1 zugeführt
und mit derselben, um 10 Takte T verzögerten Bitfolge mittels eines Antivalenzgliedes
(modulo 2-Gatter) M0 verglichen. Die Stufenzahl des Schieberegisters SR1 entspricht
der Anzahl n der Bits in einem Envelope (gemäß der X.51-Empfehlung ist n = 10).
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Dieser Vergleich ergibt eine Bitfolge bx, die dem ersten Eingang eines
UND-Gatters U0 zugeführt wird.
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Der Ausgang dieses UND-Gatters U0 ist mit dem Eingang eines Schieberegisters
SR2 verbunden, das hier aus 40 Stufen besteht und Abgriffe nach 10 und nach 20 Stufen
aufweist. Der Ausgang des Schieberegisters SR2 ist auf den zweiten Eingang des UND-Gatters
U0 zurückgeführt.
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Die Zahl der Stufen S und die Zahl und Orte der Abgriffe des Schieberegisters
SR2 richten sich nach der Zahl n der Bits eines Envelopes und nach der in einer
Kanalgruppe möglichen Anzahl k von Kanälen.
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Die Zahl der Stufen ist S = kn (hier ist S = 40 für n = 10 und k =
4). Wenn die Anzahl der möglichen Kanäle k = 2m (m = 0, 1, 2, 3 ...) ist, sind jeweils
Abgriffe nach den Stufen k-n vorzusehen, also für n = 10 Abgriffe nach den Stufen
10, 20, 40, 80, ....
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Der Eingang und die Abgriffe des Schieberegisters SR2 werden einem
ODER-Gatter öl und, teilweise invertiert, UND-Schaltungen U1, U2, U3 zugeführt.
Das ODER-Gatter öl, ein Zähler Z und ein Antivalenzglied M1 sind Teile einer Prüfschaltung
PR. Der Ausgang des ODER-Gatters Ol ist mit dem ersten Eingang des Antivalenzgliedes
M1 verbunden, dessen Ausgang dem Rücksetzein-
na k des Zählers
Z zugeführt ist. Der Ausgang Qes 10-stufigen (n = 10) Zählers Z ist mit dem zweiten,
invertierten Eingang des Antivalenzg'iedes M1 und mit jeweils einem Eingang der
UND-Gatter Ul, U2 und 3 verbunden. An diesem Ausgang liegt eine "1" an, wenn der
Zähler Z seinen Höchststand erreicht hat.
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Zu Beginn der Synchronisationssuche und Kanalzahlbestimmung werden
alle Stufen des Schieberegisters SR2 auf "1" gesetzt (die Schaltung hierzu ist nicht
dargestellt). Sobald die Empfangsbitfolge ax in gerade für die Vermeidung eines
vorgetäuschten Synchronisationsmusters ausreichender Länge empfangen wurde, sind
im Schieberegister SR2 nur noch eine einzige "EINS", 2 "EINS"en im Abstand von 20
Takten T oder 4 "EINS"en im Abstand von 10 Takten T enthalten, je nachdem, ob die
empfangene Kanalgruppe vier, zwei oder einen Kanal enthält. Die Prüfschaltung PR
erkennt somit den Zeitpunkt, wann im ankommenden Datenstrom a ein Synchronisierbit
auftritt, womit Anfang und Ende eines Envelopes festgestellt werden können, und
gibt zu diesem Zeitpunkt die aus den UND-Gattern U1, U2, U3 und invertern (einige
Eingangssignale der UND-Gatter werden invertiert) bestehende Ausgangslogik L frei.
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Die UM-Gatter U1, US und U3 haben die Ausgänge Al, A2 und A4. Wenn
am Eingang die Synchronisierbitfolge im ankommenden Multiplexsignal a die Polarität
wechselt, d.h. wenn ami Eingang des Antivalenzgliedes MO unterschiedliche Werte
anliegen, tritt der Wert "1" am Ausgang Al auf (A2 = 0, A4 = 0), wenn die Kanalgruppe,
d.h. das ankommende Multiplexsignal ax, nur einen Kanal (mit z.B. 12 kbit/s) enthält.
Dieser Polaritätswechsel des Synchronisierbitstritt in diesem Fall ben jedem Envelope
auf, da die Synchronisierbitfolge 1010... ist. Die Rahmenlänge beträgt ein Envelope.
Der Wert 1 tritt bei Polaritätswechsel am Ausgang A2 auf (Al = 0 und A4 = 0), wenn
die Kanalgruppe 2 Kanäle (mit z.B. je 6 kbit/s) enthält. Dann tritt ein Polaritätswechsel
nach jedem zweiten Envelope auf, da die Synchronisierbitfolge 11001100... ist, d.h.
die Rahmenlänge beträgt 2 Envelope. Enthält die ankommende Kanal gruppe 4 Kanäle
(mit z.B. je 3 kbit/s), tritt der Wert "1" bei Polaritätswechsel am Ausgang A4 auf
(Al = 0, A2 = 0).
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Die Syhchronisierbitfolge ist in diesem Fall 1111000011110000...,
d.h. die Rahmenlänge beträgt 4 Envelope.
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Mit dieser verhältnismäßig einfachen Schaltungsanordnung ist es bei
Anwendung des erfindungsgemäßen Verfahrens also möglich, empfangsseitig sowohl die
Rahmensynchronisation zu erkennen und zu prüfen als auch gleichzeitig auf einfache
Art und Weise die Anzahl der im Multiplexsignal vorhandenen Kanäle zu erkennen.
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Können mehr als 4 Kanäle in einem Multiplexsignal vorkommen, braucht
lediglich zusammen mit der Erweiterung des Schieberegisters SR2 (siehe oben) die
Anzahl der
UND-Gatter vergrößert und die Ausgangs logik entsprechend
erweitert zu werden. Bei k = 2m (m = 0, 1, 2, 3...) Kanälen beträgt die Anzahl der
UND-Gatter 1 + m.
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