DE3200752A1

DE3200752A1 - Programmierbarer teiler

Info

Publication number: DE3200752A1
Application number: DE19823200752
Authority: DE
Inventors: Werner Ing.(grad.) 3051 Hohnhorst Henze
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Deutsche Thomson oHG
Priority date: 1982-01-13
Filing date: 1982-01-13
Publication date: 1983-07-21
Also published as: DE3200752C2

Description

Programmierbarer Teiler
Die Erfindung betrifft einen programmierbaren Teiler, insbesondere zur Anwendung in PLL-Schaltkreisen.
Es sind bereits programmierbare Teiler bekannt, die einen Zähler enthalten, der von der Stelle Null beginnend die zu teilenden Impulse zählt. Mittels eines Komparators wird der Zählerstand mit einem binär codierten Eingabewert verglichen. Bei Gleichheit des Zählerstandes und des Eingabewertes erscheint am Ausgang des Komparators ein Ausgangssignal. Der Zähler wird durch diesen Ausgangsimpuls auf den Ausgangswert zurückgesetzt, so daß der Zählvorgang von neuem beginnt. Durch den binär codierten Eingabewert ist festgelegt, nach wieviel Impulsen am Eingang des Zählers am Ausgang des Komparators ein Ausgangsimpuls entsteht.
Der Eingabewert entspricht also dem Teilungsverhältnis.
Aus der DE-OS 27 19 247.5 ist auch ein programmierbarer Impulsteiler mitEingabe/Speichermitteln bekannt, bei dem der Inhalt der Eingabe/Speichermittel bei je-dem Gleichergebnis des Komparators um einen dem Teilungsverhältnis entsprechenden Wert aufgestockt wird. Nit dieser Schaltung kann zwar die Eingangsfrequenz des programmierbaren Teilers gegenüber anderen bekannten Schaltungen erhöht werden, jedoch ist der Aufwand relativ hoch.
Es ist Aufgabe der Erfindung, eine Schaltung für einen programmierbaren Teiler anzugeben, die bei gleichzeitig hoher erreichbarer Eingangsfrequenz einen geringen Aufwand erfordert.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Weitergehende Merkmale sind in Unteransprüchen angegeben.
Die Erfindung ist insbesondere bei PLL-IC's mit programmierbarem Teiler anwendbar. Gevgeniiber der Schaltung der DE-OS 27 19 147.5 ist ein wesentlich verringerter Aufwand notwendig.
Die Erfindung wird nachstehend an Hand eines Ausführungsbeispiels näher erläutert.
Es zeigen: Fig. 1 eine Darstellung der Erfindung, Fig. 2 eine Decoder-Schaltung, Fig. 3 eine Zuordnungstabelle, Fig. 4 eine Darstellung der Steuerschaltung, Fig. 5 ein Impulsdiagramm, Fig. 6 eine Tabelle zur Darstellung der Signale A,B,C, Fig. 7 eine Tabelle zur Zuordnung von Sollwerten zu Teilungsfaktoren.
In Bild 1 ist der prinzipielle Aufbau des programmierbaren Teilers dargestellt. Nach dem Einschalten oder bei jeder Änderung des Sollwertes (der Werte x und y) wird zunächst das Schieberegister 1 mit dem Signal A uber den Cleareingang des Schieberegisters 1 geldscht. Danach schaltet das Signal B den Dateneingang 3-des Schieberegisters 1 einer den Schalter 4 kurzzeitig <iuf positives Potential. Das Signal B schaltet über das ODER-Gatter 5 den Schalter durch, derart, daß die Eingangsfrequenz auf den Clockeingang 7 des Schieberegisters 1 gelegt ist. Der nächste Taktimpuls setzt dann das Schieberegister 1 auf den Wert 0001. Unmittelbar danach erhält das Signal B den Wert O, und nun werden mit dem Signal C die Schalter 6 und 8 geschlossen. Das Schieberegister; 1 arbeitet- dann als- Programmierbarer Ringteiler, wobei die Länge des Schieberegisters durch die Schalter 9 bis 12 bestimmt werden kann.
Wenn der Schalter 9 geschlossen ist, wird die Eingangsfrequenz, die an der Klemme 13 anliegt, unmittelbar an die Klemme 14 gelegt, so daß Eingangsfrequenz gleich Ausgangsfrequenz ist. Wenn einer der-Schalter- 10,11 oder 12 geschlossen ist,- so wird jeweils nur der umlaufende Impuls über die Schalter 10,11 oder 12 sowie den Schalter 8 auf den Ausgang i4 durchgeschaltet. Die Ausgänge des Schieberegisters, die an die Schalter 10, 11, 12 gelegt sind, repräsentieren jeweils eine Speicherstelle des Schieberegisters. In diesem Beispiel sind, damit der umlaufende Impuls den Schalter 10 wieder erreicht, ein Taktschritt, für den Schalter 11 zwei Taktschritte und für den Schalter 12 drei Taktschritte erforderlich. Es e-rgibt sich damit eine Teilung der Eingangsfrequenz in Abhängigkeit vom jeweils eingeschalteten Schalter 10, 11 oder 12 bzw. 9; wobei bei einem Einschalten des Schalters 9 unmittelbar die Eingangsfrequenz auf den Ausgang durchgeschaltet-wird.
Die Stellung der Schalter 9 bis 12 gibt -also an, welches Teilungsverhältnis jeweils gewünscht wird. Der jeweilige Schalter kann mit einem 1 aus 4 Decoder gesteuert werden.
Dem Decoder werden dann die Sollwerte x und y zugeführt und je nach binärem Wert der Sollwerte wird jeweils einer der vier Ausgänge angesteuert. Der Decoder enthält eine einfache Logikschaltung, die entsprechend Fig. 2 ausgebildet sein kann. Fig. 3 gibt eine Zuordnungstabelle der Werte x und y zu den Schaltern 9 bis 12 an.
Fig. 4 zeigt eine Schalt zur Erzeugung der Steuersignale A,B und C. Die Sollwerte x und y werden jeweils über Verzögerungsglieder 13 bzw. 111 sowie direkt auf eine Somparatorschaltung 15 gegeben. Der Ausgang des Komparators 15 führt unverzögert und über das Verzögerungsglied 16 verzögert auf die Exklusiv-ODER-Schaltung 17, an dessen Ausgang das Steuersignal A anliegt. Das Steuersignal A wird den R-Eingängen der Flip-Flop-Schaltungen 18,19 und 20 zugefiihrt. Der Q-Ausgang des Flip-Flops 18 und der Q-Ausgang des Flip-Flops 19 führen auf ein UhTD-Gatter 21, dessen Ausgang das Steiursignal B darstellt. Am Q-Ausgang des Fiip-Fiops 19 liegt das Steuersignal C an. Den Clockeingängen der Flip-Flops 18,19 und 20 wird die zu teilende Eingangsfrequenz zugefiihrt.
Fig 5 zeigt ein Impulsdiagramm zur Erläuterung der Steuerschaltung nach Fig. 4. Die an der Klemme 21 liegende Eingangsfrequenz ist in der ersten Zeile dargestellt. Solange der Sollwertex und y sich nicht ändern, sind die Signale A,B Null und C gleich Eins. Sobald der Sollwert y von Null auf Eins geschaltet wird, wird der Impuls A erzeugt. Der Impuls A wird jeweils bei einer Sollwertänderung der Werte x oder y erzeugt. Bei der nächsten Taktperiode entsteht der Signalwert B, der den Schalter 6 umschaltet. Danach übernimmt das Signal C, das in der sechsten Zeile der Fig. 5 dargestellt ist, das Halten der Schalter 6 und 8 im geschlossenen Zustand. In der achten Zeile ist das geteilte Ausgangssignal dargestellt. Es ist ein Teilungsverhältnis von 1 : 3 dargestellt.
Fig. 6zeigt eine Tabelle der Zustände der Flip-Flops 18 bis 20 und die daraus resultierenden Impulse A, B bzw.
Signal C.
In Fig. 7 gibt eine Tabelle die Zuordnung der Werte x und y zum Teilungsverhältnis f /f an.
L e e r s e i t e

Claims

P a t e n t a n s p r ü c h e Programmierbarer Teiler, insbesondere zur Anwendung in PLL-Schaltkreisen, zur Frequenzteilung nach einem vorgegebenen Teilungsverhältnis, dadurch gekennzeichnet, daß ein Schieberegister (1) vorgesehen ist,lei dem in der Initialisierungsphase sowie bei jeder Teilungsverhältnisänderung der Inhalt des Schieberegisters (1) gelöscht wird, daß die Fortschaltung eines über vorgebbare Ausgänge des Schieberegisters zum Eingang umlaufenden Impulses von der zu teilenden Eingangsfrequenz erfolgt und daß das Ausgangssignal an demjenigen Ausgang des Schieberegisters (1) abgreifbar ist, jeder den der Umlaufimpuls geweitet ist.
2. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß eine Steuerschaltung nach jeder Teilungswertänderung dasSchieberegister (1) löscht und danach einen Impuls in das Schieberegister (1) eingibt.
3. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß das Schieberegister (1) kaskadenförmig aufgebaut ist.
4. Teiler nach Anspruch 1, dadurch gekennzeichnet, daß über eine Decoderschaltung jeweils ein Ausgang des Schieberegisters (i) auf den Ausgang (14) des Teilers gelegt ist.