DE3046376C2 - Halbleiter-Speichervorrichtung - Google Patents

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung.

Eine solche Halbleiter-Speichervorrichtung ist aus der DE-OS 25 03 864 bekannt. Diese bekannte Speichervorrichtung besteht aus einem Halbleiterkörper, einer auf dem Halbleiterkörper befindlichen isolierenden ersten Schicht und einer auf der ersten Schicht angeordneten zweiten Schicht aus einem halbleitenden Material. In der zweiten Schicht sind ein erstes Drain-Gebiet mit einer ersten Dotierung, ein davon getrennt liegendes Source-Gebiet mit einer zweiten Dotierung und ein zwischen Source- und Drain-Gebiet liegendes drittes Gebiet mit einer dritten Dotierung untergebracht. Außerdem befindet sich unter dem dritten Gebiet in dem Halbleiterkörper ein Gate-Gebiet, das an die isolierende Schicht angrenzt und gegenüber dem es umgebenden Teil des Halbleiterkörpers unterschiedlich dotiert ist Auf diese Weise sind ein erster Feldeffekttransistor in einem Halbleitersubstrat und ein zweiter Feldeffekttransistor in einer polykristallinen SiliziuiEschicht untergebracht, wobei diese polykristalline Siliziumschicht gleichzeitig die Gate-Zone des ersten Feldeffekttransistors bildet. Über die Lagen der Stromstrecken der beiden Feldeffekttransistoren zueinander werden keine näheren Ausführungen gemacht.

Jedoch ergibt sich aus der Fig. 2, daß diese Stromstrecken parallel zueinander verlaufen.

Weiterhin beschreibt die DE-OS 24 58 117 eine Halbleiter-Speichervorrichtung aus einem Schreibauswahltransistor und einem weiteren Transistor, wobei der Schreibauswahltransistor mit seiner Gate-Elektrode an eine Schreibauswahlleitung angeschlossen ist und mit einer weiteren Elektrode an einer Schreibleitung liegt. Eine dritte Elektrode des Schreibauswahltransistors ist mit der Gate-Elektrode des weiteren Transistors verbunden, der mit den weiteren Elektroden direkt an eine Leseauswahlleitung und eine Leseleitung angeschlossen ist.

Aufgabe dervorliegenden Erfindung ist die Schaffung einer Halbleiter-Speichervorrichtung der eingangs genannten Art, die eine erhöhte Integrationsdichte aufweist.

Diese Aufgabe wird durch die im Patentanspruch 1 gekennzeichnete Weise gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 und 3.

Die als Gate-Elektrode des ersten MOS-Feldeffekttransistors (MOSFETs) wirkende polykristalline Siliziumschicht dient gleichzeitig als Source-, Drain- und Kanal-Zone des zweiten MOSFETs. Daher ist die von dieser Halbleiter-Speichervorrichtung eingenommene Fläche so weit verkleinert, daß aufgrund des Kontakts zwischen der Gate-Elektrode des ersten MOSFETs und der Source-Elektrode des zweiten MOSFETs kein Kontaktloch vorgesehen zu werden braucht.

Weiterhin wird durch den ersten MOSFET einer Speicherzelle ein Strom über die Bit-Leitung geleitet, so daß ein Eingangssignal zu einem Leseverstärker eine höhere Spannung annehmen kann. Infolgedessen braucht der Leseverstärker nicht unbedingt eine hohe Empfindlichkeit zu besitzen. Es ist somit möglich, eine größere Zahl von Speicherzellen als bisher an eine einzige Bit-Leitung anzuschließen und dadurch die Integrationsdichte zu erhöhen. Außerdem wird die periphere Schaltung des Leseverstärkers stark vereinfacht, wodurch eine hohe Arbeitsgeschwindigkeit der Halbleiter-Speichervorrichtung und ein niedriger Stromverbrauch gewährleistet werden.

Im folgenden ist die Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild einer bekannten Halbleiter-Speichervorrichtung,

F i g. 2 eine Darstellung eines Integrationsschemas für eine Speichervorrichtung nach Fig. 1 mit den Merkmalen der Erfindung,

Fig. 3 einen Schnitt längs der Linie III—III in Fig. 2, Fig. 4 einen Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5 eine Darstellung eines anderen Integrationsschemas für eine Speichervorrichtung nach Fig. 1 mit den Merkmalen der Erfindung,

Fig. 6 einen Schnitt längs der Linie VI-VI in FiE. 5.

Fig. 7 einen Schnitt längs der Linie VlI-VII inFig.5,

Fig. 8 ein Schaltbild einer bekannten Halbleiter-Speichervorrichtung, das einer anderen Au-sführungsform der Erfindung zugrunde liegt,

F i g. 9 eine Darstellung eines Integrationsschemas für eine Speichervorrichtung nach Fi g. 8 mit den Merkmalen der Erfindung,

Fig. 10 einen Schnitt längs der Linie X-X in Fig. 9 und

Fig. 11 einen Schnitt längs der Linie XI-XI in F ig. 9.

Bei der in Fig. 1 in Äquivalentschaltbildform dargestellten bekannten Halbleiter-Speichervorrichtung ist eine Zahl von MxN Speicherzellen in einer Matrixform von 10-11 bis 10-MN angeordnet Da die einzelnen Speicherzellen jeweils dieselbe Anordnung besitzen, ist ι s im folgenden nur eine Speicherzelle im einzelnen besenrieben. Die Gate-Elektrode eines ersten MOS-Feldeffekttransistors bzw. MOSFETs 12 ist mit der Source-Elektrode eines zweiten MOSFETs 14 verbunden, und die Verzweigung zwischen diesen beiden Elektroden stellt einen Speicherknotenpunkt dar. Die beiden MOSFETs 12 und 14, die jeweils mit gleichen Eigenschaften gewählt sind, sind beide vom N-Kanal-Anreicherungstyp. Die Gate-Elektrode des zweiten MOSFETs 14 ist mit einer Einschreib-Wortleitung WLw verbunden, während seine Drain-Elektrode an eine Schreib-Bitleitung BLw angeschlossen ist. Im Fall des ersten MOSFETs 12 sind die Source-Elektrode mit einer Lese-Wortleitung WLr und die Drain-Elektrode mit einer Lese-Bitleitung BLr verbunden. Die anderen Speicherzellen sind auf dieselbe Weise an Bitleitungen und Wortleitungen angeschlossen, wobei letztere mit einem Wortleitungs-Dekodierer verbunden sind.

Die Bitleitungen sind über einen Bitleitungs-Dekodicrer mit einem Leseverstärker verbunden, der in Abhängigkeit vom Spannungspegel eines Ausgangssignals des Bitleitungs-Dekodierers selektiv mit einer I/O- bzw. Eingangs-/Ausgangsleitung verbindbar ist.

Im folgenden ist die Anordnung der integrierten Speicherzellen gemäß einer Ausführungsform der Erfindung erläutert. Fig. 2 veranschaulicht ein Muster bzw. Schema einer solchen integrierten Speicherzelle (bei weggelassener Oxidschicht). Die Fig. 3 und 4 zeigen die Speicherzelle im Schnitt. Dabei ist eine langgestreckte N^-Halbleiterzone 18 in den Oberflächenbereich eines P-Silizium-Substrats 16 eindiffundiert. Eine die N⁺-Zone 18 unter einem rechten Winkel krejzende, langgestreckte polykristalline Siliziumschicht 22 ist unter Zwischenfügung einer Oxidschicht 20 auf dem P-Substrat 16 ausgebildet. Unter Verwendung dieser SiIi- so ziumschicht 22 als Maske sind N⁺-Halbleiterzonen 24 und 26 in den Oberflächenbereich des P-Substrats 16 eindiffundiert. Im Fall des einen MOSFETs wi.^-d die Gate-Zone durch die polykristalline Siliziumschicht 22 gebildet, während die Drain-Zone durch die N⁺-HaIbleiterzone 24 und die Source-Zone durch die N⁺-HaIbleilerzone 26 gebildet werden. Beim anderen MOSFET sind Gate-Zone durch die N⁺-Halbleiterzone 18 und sowohl Drain- als auch Source-Zone durch die polykristalline Siliziumschicht 22 geformt. Bei dieser Ausführungsform ist die Gate-Elektrode des ersten MOSFETs 12 mit der Source-Elektrode des zweiten MOSFETs 14 verbunden. Der erste MOSFET 12 wird somit durch die polykristalline Siliziumschicht 22 sowie die N⁺-H;ilbleiterzonen 24 und 26 gebildet.

Auf dem P-Siliziumsubslrat 16 und der polykristallinen Siliziiimschicht 22 wird durch chemisches Aufdampfen eine Oxidschicht 28 (Fig. 3) geformt. Gemäß Fig. 2 werden auf der Oxidschicht 28 langgestreckte, parallel zueinander verlaufende polykristalline Schichten 30 und 32 ausgebildet, von denen die Schicht 30 mit der N⁺-Halbleiterzone 26 in Kontakt steht. Da diese Halbleiterzone 26 die Source-Zone des ersten MOS-FETs 20 bildet, wirkt die polykristalline Siliziumschicht 30 als Lese-Wortleitung WLr. Die polykristalline Siliziumschicht 32 steht mit der N⁺-Halbleiterzone 18 in Kontakt Da diese Zone 18 die Gate-Zone des zweiten MOSFETs 14 bildet, stellt die polykristalline Siliziumschicht 32 eine Einschreib-Wortleitung WLw dar.

Auf dem Siliziumsubstrat 16 sowie auf den Siliziumschichten 30 und 32 wird durch chemisches Aufdampfen eiDe Oxidschicht 34 ausgebildet. In die Oxidschicht 34 werden parallel verlaufende Aluminiumleitungen 36 und 38 so eingelegt, daß sie die Siliziumschichten 30 und 32 unter einem rechten Winkel schneiden bzw. überkreuzen. Die Aluminiumleitung 36 steht mit der N*-Halbleiterzone 24 in Kontakt. Da diese Zone 24 die Drain-Zone des ersten MOSFETs 12 bildet, wirkt die Aluminiumleitung 36 als Lese-Bitleitung BLr. Die Aluminiumleitung 38 steht mit der Siliziumschicht 22 in Kontakt Die Verbindung oder Verzweigung zwischen der Aluminiumleitung 38 und der Siliziumschicht 22 bildet die Drain-Elektrode des zweiten MOSFETs 14. Der Abschnitt der polykristallinen Siliziumschicht 22, welcher von der N⁺- Halbleiterzone 18 aus gesehen der Drain-Zone des zweiten MOSFETs 14 gegenüberliegt, bildet dessen Source-Zone. Der Abschnitt der polykristallinen Siliziumschicht 22, der unier Zwischenfügung der Oxidschicht 20 auf der N⁺-Zone 24 angeordnet ist, stellt die Gate-Zone des ersten MOSFETs 12 dar. Die Aluminiumleitung 38 dient als Einschreib-Bitleitung BLw- Der erste MOSFET 12 wird auf dem Siliziumsubstrat 16 nach dem üblichen Siliziumgate-Verfahren geformt. Source- und Drain-Zonen sowie Kanalzone des zweiten MOSFETs 14 sind auf der polykristallinen Siliziumschicht 22 ausgebildet, die als Gate-Zone für den ersten MOSFET12 wirkt. Aufgrund dieser Ausbildung nimmt eine Speicherzelle nur eine kleine Fläche ein, obgleich sie aus zwei MOSFETs besteht.

Beim üblichen Siliziumgate-Verfahren diffundieren Fremdatome nicht unter eine polykristalline Siliziumschicht ein. Aus diesem Grund werden vor der Ausbildung der polykristallinen Siliziumsichicht 22 N⁺-Typ-Fremdatome im voraus durch Ionenplantation in den Bereich der ersten N⁺-Halbleiterzone 18 eingebracht, der unter der polykristallinen Siliziumschicht 22 liegt, um als Gate-Elektrode des zweiten MOSFETs 14 zu wirken.

Im folgenden ist nun die Arbeitsweise der ersten Ausführungsform der Erfindung anhand des Äquivalentschaltbilds gemäß Fig. 1 erläutert. Die vom Leseverstärker abgegriffenen Binärkode »0« und »1« bezeichnen jeweils Signale mit hohem und niedrigem Potentialpegel (im folgenden einfach als »hoher und niedriger Pegel« bezeichnet). Der Speicherknotenpunkt wird in bezug auf durch den Binärkode »0« bezeichnete Daten auf einen hohen Pegel und in bezug auf durch den Binärkode »1« bezeichnete Daten auf einen niedrigen Pegel gesetzt. In der Anfangsphase des Betriebs lassen ein Wortleitungsdekodierer und ein Bitleitungsdekodierer die Einschreib-Bitleitung BLw, die Lese-Bitleitung BL_R und die Einschreib-Wortleitung WLw auf einen hohen Pegel und die Lese-Wortleitung WLr auf einen niedrigen Pegel übergehen.

Beim Auslesen wird die Lese-Wortlegung WLr derjenigen Speicherzelle, aus welcher Daten abgerufen

werden sollen, auf den niedrigen Pegel gesetzt. Wenn eine durch einen Binärkode »0« bezeichnete Dateneinheit gespeichert ist, wird zunächst der erste MOS-FET 12 durchgeschaltet, weil seine Gate-Elektrode am hohen Pegel liegt. Infolgedessen fließt ein Strom von der auf den hohen Pegel gesetzten Lese-Bitleitung BLr über den ersten MOSFET 12 zu einer auf einen niedrigen Pegel gesetzten Lese-Wortleitung WLr. Hierdurch wird das Potential der Lese-Bitleitung BLr auf einen niedrigen Pegel reduziert, und die durch den Binärkode »0« dargestellte Dateneinheit wird vom Leseverstärker abgegriffen bzw. ausgelesen. Wenn eine Dateneinheit entsprechend einem Binärkode »1« gespeichert ist, bleibt der erste MOSFET im Sperrzustand, so daß die Lese-Bitleitung BLr ein hohes Potential führt. Wenn die Lese-Bitleitung BLr während der Auslesung erdfrei bzw. »schwimmend« gehalten wird, kann ihr Potential auf Null V reduziert werden, wenn eine Dateneinheit entsprechend dem Binärkode »0« gespeichert ist. Aus diesem Grund besitzt die erfindungsgemäße Halbleiter-Speichervorrichtung den Vorteil, daß im Vergleich zur bisherigen MOS-Speichervorrichtung ein weiterer Bereich für eine Betriebsspannung festgelegt ist. In der Praxis ist es unnötig, das Potential der Lese-Bitleitung BLr nur durch den MOS-FET der Speicherzelle auf Null V abfallen zu lassen. Vielmehr empfiehlt es sich, nach einem Abfall des Potentials bis zu einem bestimmten Grad das Potential der Lese-Bitleitung BLr durch einen Leseverstärker zu verstärken. Bei Verwendung eines Leseverstärkers ist es möglich, die Lese-Bitleitung BLr mit einem Lastelem~nt zu verbinden, das nur beim Auslesen mit Strom beschickt wird. Die Halbleiter-Speichervorrichtung gemäß Fig. 1 kann weiterhin einen MOSFET enthalten, der mit einem Strom etwa der halben Größe des Stroms, der durch den ersten MOSFET12 der Speicherzelle fließt, gespeist wird, um eine Bezugsspannung vorzusehen, die zur Bestimmung, ob der vom Leseverstärker festgestellte Binärkode eine »0« oder eine »1« ist, angelegt wird. Nach Abschluß eines Lesezyklus werden die betreffenden Datenleitungen wieder in den Anfangszustand versetzt.

Wenn die vorher ausgelesenen Daten wieder eingeschrieben werden sollen, wird die Einschreib-Bitleitung BL u in einen invertierten Zustand gegenüber der Lese-Bitleitung BLr beim Auslesen versetzt. Mit anderen Worten: wenn die durch den Binärkode »0« dargestellte Dateneinheit ausgelesen wird, wird die Einschreib-Bitleitung BLn auf einen hohen Pegel gebracht. Zum Auslesen des Binärkodes »i« wird die Einschreib-Bitleitung BLu auf einen niedrigen Pegel gesetzt. In diesem Fall ist die Einschreib-Wortleitung WL w auf einen hohen Pegel gesetzt. Infolgedessen schaltet der zweite MOSFET 14 durch, so daß der Speicherknotenpunkt auf denselben Pegel wie die Einschreib-Bitleitung BLw gesetzt wild. Wenn eine durch den Binärkode »0« dargestellte Dateneinheit im Speicherknotenpunkt gespeichert ist, befinden sich die Lese-Bitleitung BLr auf einem niedrigen Pegel und die Einschreib-Bitleitung BLw auf einem hohen Pegel. Infolgedessen ist der Speicherknotenpunkt wiederum auf einen hohen Pegel gesetzt.

Beim Einschreiben empfiehlt es sich, die Einschreib-Bitleitung BLw während des erwähnten Wiedereinschreibvorgangs auf den Pegei zu bringen, welcher dem die einzuschreibende Dateneinheit bezeichnenden Binärkode entspricht, und zwar unabhängig von bis zu diesem Zeitpunkt bereits gespeicherten Daten. Wenn beispielsweise Dateneinheiten entsprechend dem Binärkode »0« eingeschrieben werden sollen, wird die Einschreib-Bitleitung BLw auf einen hohen Pegel gesetzt. Wenn die Einschreib-Wortleitung WLw einen hohen Pegel besitzt, schaltet der zweite MOSFET 14 durch, so daß der Speicherknotenpunkt auf den erwähnten hohen Pegel der Einschreib-Bitleitung BL w gesetzt wird. Hierauf werden die betreffenden Bitleitungen und Wortleitungen wieder in den Anfangszustand zurückgeführt.

Bei der Halbleiter-Speichervorrichtung dient die als Gate-Elektrode des ersten MOSFETs 12 dienende polykristalline Siliziumschicht, wie erwähnt, gleichzeitig als Source-, Drain- und Kanal-Zonen des zweiten MOS-FETs 14. Im Vergleich zur bisherigen Halbleiter-Speichervorrichtung, bei welcher erster und zweiter MOSFET nach dem Siliziumgate-Verfahren geformt werden, ist daher die von der erfmdungsgemäßen Halbleiter-Speichervorrichtung eingenommene Fläche so weit verkleinert, daß aufgrund des Kontakts zwischen der Gate-Elektrode des ersten MOSFETs 12 und der Source-Elektrode des zweiten MOSFETs 14 kein Kontaktloch vorgesehen zu werden braucht.

Weiterhin wird durch den ersten MOSFET 12 der Speicherzelle ein Strom über eine Bitleitung geleitet, so daß ein Eingangssignal zum Leseverstärker eine höhere Spannung besitzen kann. Infolgedessen braucht der Leseverstärker nicht unbedingt eine hohe Empfindlichkeit zu besitzen. Es ist somit möglich, eine größere Zahl von Speicherstellen als bisher an eine einzige Bitleitung anzuschließen und dadurch die Integrationsdichte zu erhöhen. Außerdem wird die periphere Schaltung des Leseverstärkers stark vereinfacht, wodurch eine hohe Arbeitsgeschwindigkeit der Halbleiter-Speichervorrichtung und ein niedriger Leistungsbedarf bzw. Stromverbrauch gewährleistet werden.

Im Vergleich zur bisherigen Halbleiter-Speichervorrichtung, bei welcher erster und zweiter MOSFET nach dem Siliziumgate-Verfahren geformt werden, ist bei der erfmdungsgemäßen Halbleiter-Speichervorrichtung die Größe einer Speicherzelle um etwa 50% verringert. Dies bedeutet, daß die Speicherzelle bei der erfindungsgemäßen Halbleiter-Speichervorrichtung eine Fläche einnimmt, die nur um etwa das 1,3- bis l,4fache größer ist als bei der bisherigen Halbleiter-Speichervorrichtung mit einem Transistor pro Speicherzelle. Diese Vergrößerung der eingenommenen Fläche einer Speicherzelle kann durch die Verringerung der Größe der peripheren Schaltung des Leseverstärkers kompensiert werden, weii ein Lesesignal eine hohe Spannung besitzt. Im folgenden ist nunmehr eine andere Ausführungsforrn einer Speicherzelle mit dem Äquivalentschaltbild gemäß Fig. 1 erläutert. Dabei zeigt Fig. 5 das Muster oder Schema einer der Speicherzellen dieser abgewandelten Ausführungsform, während die Fig. 6 und 7 die Speicherzelle im Schnitt veranschaulichen. Bei dieser Ausführungsform ist eine langgestreckte polykristalline Siliziumschicht 50 unter Zwischenfügung einer Siliziumoxidschicht 48 auf ein P-Typ-Siliziumsubstrat 46 aufgebracht. Unter Verwendung der polykristallinen Siliziumschicht 50 als Maske sind langgestreckte N⁴-Halbleiterzonen 52 und 54 in den Oberflächenbereich des Siliziumsubstrats 46 eindiffundiert worden. Eine polykristalline Siliziumschicht 56 ist unter Zwischenfügung der Siliziumoxidschicht 48 auf dem P-Siliziumsubstrat 46 in der Weise ausgebildet, daß ein Teil der Schicht 56 die N⁺-Halbleiterzone 54 unter einen rechten Winkel schneidet bzw. überkreuzt. Auf die polvkri-

stallinen Siliziumschichten 50 und 56 sind unterZwischenfügung einer aufgedampften Oxidschicht 58 polykristalline Siliziumschichten 60und 62parallel zueinander aufgebracht. Die Siliziumschicht 60 steht mit der polykristallinen Siliziumschicht 56 in Kontakt. Das Ende der polykristallinen Siliziumschicht 56 dient als Source-Zone des ersten MOSFETs 11 Die polykristalline Siliziumschicht 60 stellt eine Lese-Wortleitung WLr dar. Die Siliziumschicht 62 steht mit der Siliziumschicht 50 in Kontakt. Letztere dient als Gate-Zone des zweiten MOSFETs 14. Die polykristalline Siliziumschicht 62 stellt eine Endschreib-Wortleitung WLw dar. Aluminiumleitungen 66 und 68 sind unter Zwischenfügung einer chemisch aufgedampften Oxidschicht 64 parallel zueinander so auf den genannten Schichten angeordnet, daß sie die polykristallinen Siliziumschichten 60 und 62 rechtwinklig kreuzen. Die Aluminiumleitung 66 steht mit dem Ende der polykristallinen Siliziumschicht 56 in Kontakt, welches dem mit der polykristallinen Siliziumschicht 60 in Kontakt stehenden Ende gegenüberliegt. Das betreffende Ende der Siliziumschicht 56 bildet die Drain-Zone des ersten MOSFETs 12. Die Aluminiumleitung 66 dient als Lese-Bitleitung BLr. Die Aluminiumleitung 68 steht mit der N⁺-HaIbleiterzone 52 in Kontakt, welche die Drain-Zone des zweiten MOSFETs 14 darstellt. Die Aluminiumleitung 68 wirkt dabei als Einschreib-Bitleitung BLw. Die N⁺- Halbleiterzone 54 stellt sowohl die Source-Zone des zweiten MOSFETs 14 als auch die Gate-Zone des ersten MOSFETs 12 dar. Im Gegensatz zur zuerst beschriebenen Ausführungsform ist nämlich bei dieser Ausführungsform der zweite MOSFET 14 nach dem üblichen Siliziumgate-Verfahren ausgebildet. Der erste MOS-FET 12 ist auf der auf dem zweiten MOSFET 14 angeordneten polykristallinen Siliziumschicht so ausgebildet, daß seine Gate-Zone als Source-Zone des zweiten MOSFETs 14 dient.

Bei den vorstehend beschriebenen Ausführungsformen wird eine in das p-Halbleitersubstrat eindiffundierte N⁺-Halbleiterzone als Gate-Zone des auf einer polykristallinen Siliziumschicht ausgebildeten MOS-FHTs benutzt. Als Gate-Zone des MOSFETs kann jedoch auch eine polykristalline Siliziumschicht oder eine Aluminiumschicht verwendet werden. Außerdem können sowohl die Bit- als auch die Wortleitungen jeweils aus einer schmalen polykristallinen Siliziumschicht, Aluminiumschicht oder Molybdänschicht bestehen.

Im folgenden ist nunmehr eine Halbleiter-Speichervorrichtung gemäß einer weiteren Ausführungsform der Erfindung erläutert, deren Äquivalentschaltbild in Fi g. 8 veranschaulicht ist. Eine Speicherzelle dieser Halbleiter-Speichervorrichtung wird durch zwei N-Kanal-MOSFETs 72 und 74 vom Anreicherungstyp gebildet. Die Gate-Elektrode eines ersten MOSFETs 72 ist dabei mit der Source-Elektrode eines zweiten MOSFETs 74 verbunden. Die Verbindung oder Verzweigung zwischen Gate- und Source-Elektrode dient als Speicherknotenpunkt. Source-und Drain-Elektrode des ersten MOSFETs 72 sind an eine Lese-Wortleitung WLr bzw. eine Bitleitung BL angeschlossen. Drain- und Gate-Elektrode des zweiten MOSFETs 74 sind mit der Bitleitung BL und einer Einschreib-Wortleitung WLw verbunden. Die Wortleitungen sind mit einem Wortleitungs-Dekodierer verbunden, während die Bitleitungen an einen Leseverstärker angeschlossen sind, der seinerseits entsprechend dem Spannungspegel eines Ausgangssignals des Bitleitungs-Dekodierers selektiv an eine Eingangs-/Ausgangs-Sammelleitung angeschlossen ist.

Im folgenden ist die Integrationsanordnung der Speicherzellen bei der Ausführungsform gemäß Fig. 8 beschrieben. F i g. 9 zeigt ein Muster oder Schema einer der integrierten Speicherzellen, während die Fig. 10 und 11 diese Speicherzelle im Schnitt veranschaulichen. In den Oberflächenbereich eines P-Siliziumsubstrats 76 ist eine langgestreckte N⁺-Halbleiterzone 78 eindiffundiert. Auf dem Siliziumsubstrat 76 ist unter Zwischenfügung einer Oxidschicht 80 eine polykristalline Siliziumschicht 82 so ausgebildet, daß sie die N⁺- Halbleiterzone 78 unter einem rechten Winkel kreuzt. Unter Verwendung der polykristallinen Siliziumschicht 82 als Maske sind N⁺-Halbleiterzonen 84 und 86 in den Oberflächenbereich des P-Siliziumsubstrats 76 eindiffundiert worden. Bei der Ausführungsform gemäß Fig. 9 wird der erste MOSFET 72 durch die polykristalline Siliziumschicht 82 und die N⁺-Halbleiterzonen 84 und 86 gebildet. Der zweite MOSFET 74 wird durch die N⁺- Halbleiterzone 78 und die polykristalline Siliziumschicht 82 gebildet.

Auf das P-Siliziumsubstrat 76 und die polykrisalline Siliziumschicht 82 sind unter Zwischenfügung einer chemisch aufgedampften Oxidschicht 88 langgestreckte polykristalline Siliziumschichten 90 und 92 aufgebracht. Die Siliziumschicht 90 steht dabei mit der N⁺- Halbleiterzone 86 in Kontakt. Da letztere die Source-Zone des ersten MOSFETs 72 bildet, wirkt die Siliziumschicht 90 als Lese-Wortleitung WLr. Die polykristalline Siliziumschicht 92 kontaktiert die N⁺-Halbleiterzone 78. Da letztere als Gate-Zone des zweiten MOS-FETs 74 benzutzt wird, wirkt die Siliziumschicht 92 als Einschreib-Wortleitung WLw- Auf den genannten Schichten und Zonen ist unter Zwischenfügung einer chemisch aufgedampften Oxidschicht 94 eine Aluminiumleitung 96 vorgesehen, welche mit der Siliziumschicht 82 und der N⁺-Halbleiterzone 84 in Kontakt steht und daher als Bitleitung BL dient. Bei der Ausführungsform gemäß Fig. 9 bildet die als Gate-Zone des ersten MOSFETs dienende polykristalline Siliziumschicht gleichzeitig den zweiten MOSFET; außerdem ist nur eine Bitleitung vorgesehen, so daß eine wesentlich höhere Integrationsdichte ermöglicht wird.

Nachstehend ist die Arbeitsweise der Ausführungsform gemß Fig. 8 erläutert. Das Auslesen erfolgt dabei auf dieselbe Weise wie bei den vorher beschriebenen Ausführungsformen. Wenn vorher ausgelesene Daten eingeschrieben werden, wird die Bitleitung BL auf den dem Pegel, auf welchen sie für die Auslesebetriebsart gesetzt wird, entgegengesetzten Pegel gesetzt. Wenn beispielsweise die Bitleitung BL beim Auslesen einen hohen Pegel besitzt, muß sie zum Einschreiben der vorher ausgelesenen Daten auf einen niedrigen Pegel gebracht werden.

Wenn bei der Ausführungsform gemäß Fig. 8 der erste MOSFET 72 vom P-Kanaltyp und der zweite MOS-FET 74 vom N-Kanaltyp sind, d. h. wenn eine Speicherzelle durch eine CMOS-Schaltung gebildet wird, läßt sich die betreffende Halbleiter-Speichervorrichtung einfacher betreiben.

Der Speicherknotenpunkt wird in bezug auf eine durch den Binärkode »0« bezeichnete Dateneinheit auf einen niedrigen Pegel und für eine durch den Binärkode »1« bezeichnete Dateneinheit auf einen hohen Pegel gesetzt In der Anfangsphase befinden sich die Bitleitung BL und die Lese-Wortleitung WLr auf einem hohen Pegel, während die Einschreib-Wortleitune

WLw auf einen niedrigen Pegel gesetzt ist.

Beim Auslesen wird die Lese-Wortleitung WLr auf einen niedrigen Pegel gebracht. Wenn eine Dateneinheit entsprechend dem Binärkode »1« gespeichert ist, d. h. wenn der Speicherknotenpunkt den hohen Pegel 5 besitzt, wird zunächst der MOSFET 72 in den Sperrzustand gebracht, so daß ein Abfall des Pegels der Bitleitung BL verhindert wird. Wenn andererseits Daten entsprechend dem Binärkode »0« gespeichert sind, d.h. wenn der Speicherknotenpunkt am niedrigen Pegel liegt, wird der erste MOSFET 72 durchgeschaltet. Infolgedessen fließt ein Strom von der Bitleitung BL zur Lese-Wortleitung WLr, so daß das Potential der Bitleitung BL abfallt. Nach Abschluß des Auslesevorgangs wird die Bitleitung BL, wenn Daten entsprechend dem Binärkode »1« gespeichert sind, auf einen hohen Pegel und dann, wenn Daten entsprechend dem Binärkode »0« gespeichert sind, auf einen niedrigen Pegel gebracht. Beim Einschreiben der vorher ausgelesenen Daten empfiehlt es sich daher, die Bitleitung BL auf denselben Pegel wie beim Auslesen zu bringen und außerdem den Speicherknotenpunkt auf denselben Pegel wie die Bitleitung BL zu setzen, während die Einschreib-Wortleitung WLw auf einen hohen Pegel gesetzt wird. Zum Einschreiben neuer Daten empfiehlt es sich, die Bitleitung BL auf einen Pegel entsprechend dem Binärkode der neuen Daten zu setzen, während die Wortleitung auf einem hohen Pegel bleibt.

Obgleich in der vorstehenden Beschreibung bestimmte Zonen eines MOSFETs zur Unterscheidung als Source- und Drain-Zone bezeichnet sind, kann die Bezeichnung dieser Zonen ersichtlicherweise auch umgekehrt sein.

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Hierzu 4 Blatt Zeichnungen

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Claims (3)

Patentansprüche:

1. Halbleiter-Speichervorrichtung mit einem ersten MOS-Feldeffekttransistor (72) und mit einem zweiten MOS-Feldeffekttransistor (74), dessen Stromstrecke (Source-Drain-Strecke) an einem Ende mit der Gate-Elektrode des ersten MOS-FeIdeffekttransistors (72) verbunden ist, wobei der erste MOS-Feldeffekttransistor (72) eine erste Stromstrecke, die im Oberflächenbereich eines Halbleitersubstrats (76) eines ersten Leitfahigkeitstyps ausgebildet ist, und ein Gate aus einer polykristallinen Halbleiterschicht (82), die auf einem Oxidfilm (80) vorgesehen ist und über der ersten Stromstrecke liegt, aufweist, und wobei der zweite MOS-Feldeffekttransistor (74) eine zweite Stromstrecke, die aus einem Teil der polykristallinen Halbleiterschicht (82) gebildet ist, und ein Gate, das unter dem Oxidfilm (80) aus einer Dotierschicht im Halbleitersubstrat gebildet ist, aufweist, dadurch gekennzeichnet, daß die zweite Stromstrecke senkrecht zur ersten Stromstrecke verläuft, daß die Source bzw. die Drain des ersten MOS-Feldeffekttransistors (72) mit einer Lese-Wortleitung (90; WLr) bzw. eine Bit-Leitung (96; BL) verbunden sind, und daß die Source bzw. die Drain bzw. das Gate des zweiten MOS-Feldeffekttransistors (74) mit dem Gate des ersten MOS-Feldeffekttransistors (72) bzw. der Bit-Leitung (96; BL) bzw. einer Schreib-Wortleitung (92; WLw) verbunden sind (Fig. 8 bis 11).

2. Halbleiter-Speichervorricbtung nach Anspruch 1, dadurch gekennzeichnet, daß die Drain des ersten MOS-Feldeflekttransistors (12) an eine Lese-Bitleitung (36; BLr ) und die Drain des zweiten MOS-Feldeffekttransistors (14) an eine Schreib-Bitleitung (38; BLw) angeschlossen ist (Fig. 1 bis 4).

3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Stromstrecke des zweiten MOS-Feldeffekttransistors (14) in einer zu der das Gate des ersten MOS-Feldeffekttransistors (12) enthaltenden polykristallinen Halbleiterschicht (50) parallel verlaufenden, zweiten polykristallinen Halbleiterschicht (56) ausgebildet ist und, durch die Oxidschicht (48) isoliert, über der Source des ersten MOS-Feldeffekttransistors (12) verläuft, so daß die Source des ersten MOS-Feldeffekttransistors (12) als Gate des zweiten MOS-Feldeffekttransistors (14) arbeitet (Fig. 5 bis 7).