DE2951040C2 - - Google Patents

Description

Die Erfindung betrifft ein Mikroprogramm-Steuerwerk für eine Datenverarbeitungsanlage entsprechend dem Oberbegriff des Patentanspruchs 1.

Bei modernen Rechnern wird eine Mikroprogrammsteuerung für das Steuerwerk verwendet. Dies schließt die Speicherung eines Mikroprogramms ein, das die Maschinensteuerfolge in einem Steuerspeicher darstellt. Dieser Speicher kann in Form eines Festwertspeichers (ROM) oder eines einschreibbaren Speichers ausgeführt sein. Das sequentielle Zuordnen durch das Mikroprogramm wird durch einen Mikroschritt-Programmzähler oder dadurch gesteuert, daß die Adresse des nächsten Mikrobefehls in dem Steuerwort zusammen mit Mikrobefehl übertragen wird. Das zuletzt erwähnte Verfahren wird nachfolgend beschrieben, obwohl die Erfindung nicht auf dieses Schema beschränkt ist.

Um den Maschinenbefehl auszuführen, muß die Zuordnung auf den richtigen Teil bzw. auf die richtigen Teile des Mikroprogramms für den laufenden Maschinenbefehl ausgerichtet werden, der auszuführen ist und in dem Speicherregister liegt. Das normale Verfahren zum Dekodieren des Rechnerbefehls und zum Lenken der Mikroprogramm-Zuordnung besteht darin, den Befehlsoperationskode über einen Festwertspeicher (ROM) oder eine programmierbare Logikanordnung (PLA) in eine Start-Speicheradresse abzubilden ("map"). In vielen Fällen ist eine Anfangsabbildung alles, was erforderlich ist. Später folgende Abbildungen können durchgeführt werden, oder es kann eine bedingte Mikroschritt-Verzweigung durch Prüfen bestimmter Bits oder von Bitkombinationen in dem Befehlsregister erreicht werden. Oft werden Mikroschritt-Unterprogramme verwendet, um die Steuerung zu anderen Teilen in dem Mikroprogramm umzuleiten, ohne die Ergebnisse der Anfangsabbildung zu verlieren, welche natürlich aus der Adresse des Mikroprogramms zum Zeitpunkt des Unterprogrammaufrufs zu erfahren ist. Im allgemeinen liefert ein Abbildungsschema eine Steuerspeicheradresse, welche dann verwendet wird, um Zugriff zu dem ersten Mikrobefehl zu haben, der sich aus der Befehlsdekodierung ergibt. Der serielle Betrieb, um zuerst eine Adresse aus der Abbildungsoperation zu erhalten und dann Zugriff zu dem ersten Speicherwort zu haben, ist zeitaufwendig, und zwar deswegen, da die Abbildungszeit im allgemeinen etwa die gleiche ist wie die für den Zugriff zu einem Steuerspeicher. Mit der Erfindung sollen daher wesentliche Zeiteinsparungen beim Dekodieren eines Maschinenbefehls erzielt werden. Ferner soll es auch möglich sein, andere Eingänge, wie beispielsweise Unterbrechungen, die Ein-/Ausgabe, einen Stapelspeicherüberlauf usw. zu dekodieren.

Es soll daher ein Mikroprogramm-Steuerspeicher geschaffen werden, mit dem ein schnelles, flexibles und wirksames Dekodieren eines Maschinenbefehls möglich ist, wobei ein Dekodieren des Maschinenbefehls und ein Zugriff zu dem ersten Steuerwort, das sich aus dem Dekodieren ergibt, zur selben Zeit erfolgt. Ferner soll ein Mikroprogramm-Steuerspeicher geschaffen werden, bei welchem ein oder mehrere Steuerworte Bits oder Kodes von anderen Steuerworten modifizieren können, um deren Auswertung zu modifizieren, um auf diese Weise die Anzahl an Steuerworten zu verringern, die sonst erforderlich wären.

Ferner soll ein Mikroprogramm-Steuerspeicher mit einer programmierbaren Logikschaltung- (PLA-) und einem Fest­ wertspeicher-(ROM-)Abschnitt geschaffen werden, wobei die Steuerworte, deren Zugriff nicht von dem laufenden Befehl abhängt, in dem ROM-Abschnitt gespeichert werden können, welcher im allgemeinen preiswerter und kompakter als der PLA-Abschnitt ist, und wobei die Steuerworte, deren Zugriff abhängt von dem laufenden Befehl, der in dem PLA-Abschnitt gespeichert werden kann. Ferner soll ein Mikroprogramm-Steuerspeicher sowohl mit einer ROM- als auch einer PLA-Struktur geschaffen werden, der in einer MOS/LSI-Schaltung vorgesehen werden kann, wodurch sich eine Schaltungsverkleinerung und eine Verringerung der Verbindungsleitungen und damit ein kleineres Chip ergibt. Darüber hinaus soll ein PLA-Teil des Mikroprogramm-Steuerspeichers geschaffen werden, wobei ein Zugriff auf Steuerworte sowohl durch den Maschinenzustand als auch durch den durchzuführenden Befehl möglich ist, so daß die Folgesteuerung des Steuerwerks des Rechners ein Ergebnis des Dekodierens eines Maschinenbefehls durch den PLA-Abschnitt ist. Auch soll ein Steuerspeicher geschaffen werden, bei welchem der PLA-Abschnitt des Mikroprogramm-Steuerspeichers für die Befehlsdekodierung und der Festwertspeicher (ROM) für die Steuerwortspeicherung verwendet wird.

Bei einem Mikroprogramm-Steuerwerk der eingangs genannten Art (US-Firmenschrift "Microprogramming Handbook", November 1976, Seite 1/1-1/8) ist ein Multiplexer für eine nächste Adresse vorgesehen, dessen vier Eingänge vier Adressen zugeführt werden. Eine dieser vier Adressen wird in Abhängigkeit von den Signalen ausgewählt, die an zwei weiteren Eingängen S 0 und S 1 auftreten, und dann an den Mikroprogrammspeicher übertragen. Dieser Veröffentlichung ist jedoch keine Anregung zu entnehmen, wie eine weitere Zeitersparnis für die Decodierung eines Maschinenbefehls und eine Verringerung des Aufwandes für den Mikrobefehlspeicher erzielt werden könnte. Entsprechendes gilt auch für ein anderes bekanntes Mikroprogramm-Steuerwerk (US-PS 39 53 833), wobei zwei Steuerspeicher zum Decodieren unterschiedlicher Teile eines Befehls vorgesehen sind, damit die Teile des Befehls gleichzeitig decodiert werden können.

Es ist deshalb Aufgabe der Erfindung, ein Mikroprogramm-Steuerwerk der eingangs genannten Art derart zu verbessern, daß eine weitergehende Zeitersparnis für die Decodierung eines Maschinenbefehls und eine Verringerung des Aufwandes für den Mikrobefehlspeicher erzielt werden kann.

Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen und zweckmäßige Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Bei einem derartigen Steuerwerk werden deshalb keine Adressen erzeugt, sondern zwei mögliche Mikrobefehle, von welchen einer durch den Multiplexer in Abhängigkeit von dem Inhalt des Registers für die nächste Adresse übertragen wird.

Ein besonderer Vorteil der Erfindung besteht hinsichtlich der Größe des Speichers, der für die Aufnahme der Mikrobefehle erforderlich ist. Weil eine programmierbare Logikschaltung benutzt werden kann, um gewisse Mikrobefehle zu speichern, und ein Festwertspeicher benutzt werden kann, um andere Mikrobefehle zu speichern, ist die kombinierte Größe der programmierbaren Logikschaltung und des Festwertspeichers kleiner als in Fällen, bei denen alle Mikrobefehle in dem einen oder dem anderen Speicher gespeichert werden müssen. Deshalb werden Mikrobefehle, die nicht von dem laufenden Befehl abhängig sind, in dem Festwertspeicher gespeichert. Derartige Mikrobefehle werden allein durch den Inhalt des Registers für die nächste Adresse bestimmt. Wahlweise werden Mikrobefehle, die nicht von dem laufenden Befehl abhängen, in der programmierbaren Logikschaltung gespeichert.

Da die beiden unterschiedlichen Arten von Mikrobefehlen in dem Festwertspeicher bzw. in der programmierbaren Logikschaltung gespeichert werden können, können zwei kleinere Speicher Verwendung finden, um alle Mikrobefehle zu speichern, was besonders vorteilhaft ist, wenn die Erfindung bei einer integrierten Schaltung Anwendung findet. Die kleineren Speicher nehmen weniger Raum in der integrierten Schaltung ein und können an geeigneten Stellen vorgesehen werden, was im allgemeinen einfacher ist als die Anordnung eines einzigen großen Speichers. Da nur zwei kleinere Speicher erforderlich sind, wird auch eine Verringerung der gesamten Anzahl von Eingabeleitungen für Adressen im Vergleich zu einem einzigen Speicher ermöglicht.

Da der nächste Mikrobefehl direkt erzeugt wird, kann eine beträchtlich schnellere Verarbeitung erzielt werden. Wenn dagegen nur eine Adresse für den nächsten Mikrobefehl erzeugt würde, müßte diese Adresse dann dazu benutzt werden, den nächsten Mikrobefehl aus einem Speicher auszulesen, was einen zusätzlichen Verarbeitungsschritt bedeuten würde.

Anhand der Zeichnung soll die Erfindung beispielsweise näher erläutert werden. Es zeigt

Fig. 1 ein Blockschaltbild eines Mikroprogramm-Steuerwerks gemäß der Erfindung;

Fig. 2 schematisch ein Blockschaltbild einer Ausführungsform der Erfindung, bei welcher die PLA- und ROM-Abschnitte miteinander verschmelzen, so daß eine einzige Spaltenbit-Leitung des PLA-Abschnittes oder der -Anordnung zusammen mit der entsprechenden ROM-Spaltenbit-Leitung festgelegt wird;

Fig. 3 schematisch ein Beispiel eines kombinierten ROM- und PLA-Steuerspeichers, in welchen es neun Zweibit-Steuerworte und einen Zweibit-Steuerausgang gibt;

Fig. 4a und 4b schematisch die Symbole, die für Verknüpfungsglieder in dem Beispiel in Fig. 3 verwendet sind; und

Fig. 5 in Tabellenform das Kodieren des Steuerspeichers in dem Beispiel der Fig. 3.

In dem Ausführungsbeispiel der Erfindung ist ein Rechner-Steuerabschnitt mit einem Steuerspeicher verwendet, welcher sowohl aus PLA- als auch aus ROM-Strukturen zum Speichern von Steuerworten aufgebaut ist. Ein Festwertspeicher (ROM) ist ein Speicher mit direkten Zugriff, bei welchem die Daten ständig in dem Speicher gespeichert sind, so daß der Speicher nur gelesen werden kann. Der Speicher hat n Adresseneingänge, welche vollständig dekodiert werden, um an 2 ⁿ Speicherstellen Zugriff zu haben. EP-Festwertspeicher (EPROMs), P-Festwertspeicher (ROMs) und ähnliche Einrichtungen gehören in dieselbe Familie.

Ein programmierbares Logikfeld bzw. eine programmierbare Logikanordnung (PLA) besteht aus zwei Feldern oder Anordnungen: nämlich einer Gruppe von UND-Gliedern und einer weiteren Gruppe von ODER-Gliedern. Die UND-Glieder weisen den richtigen Eingang und das Komplement der n-Eingänge auf, welche erforderlichenfalls für Verbindungen programmiert werden können.

Die ODER-Glieder haben Eingänge von den Ausgängen der UND-Glieder, und erforderlichenfalls können Verbindungen programmiert werden.

Sowohl die ROM- als auch die PLA-Strukturen bzw. -abschnitte speichern Steuerworte, die aus einem Mikrobefehl und einer nächsten Adresse bestehen. Dieser Steuerspeicher, der sowohl aus einem PLA-Abschnitt 2 als auch aus einem ROM-Abschnitt 4 zum Speichern von Steuerworten aufgebaut ist, ist in Fig. 1 dargestellt. Der Abschnitt 2 des Steuerspeichers, der als ein PLA-Abschnitt ausgeführt ist, ist veränderlich, kann aber normalerweise 1/n-tel des Gesamtspeichers sein, wobei n 2, 4 oder 8 ist. Jeder Speicherabschnitt 2 und 4 weist einen Adresseneingang 12 bzw. 14 von einem Register 4 für die nächste Adresse auf. Das Register 4 enthält die nächste Adresse, die von dem letzten Speicherwort über eine Leitung 30 für die nächste Adresse abgerufen worden ist. Der PLA-Abschnitt 2 hat auch einen Eingang 22 von einem Befehlsregister 8 oder von irgendeiner anderen Quelle von zu dekodierenden Eingängen. Normalerweise werden sowohl der richtigen Eingang als auch das Komplement der Eingänge von den UND-Glied-Dekodierern des PLA-Abschnitts 2 und des ROM-Abschnitts 4 verwendet.

Der ROM-Abschnitt 4 weist ein ROM-Speicherfeld 16 zum Speichern von Steuerworten und ein Dekodierfeld 18 auf. Das Dekodierfeld 18 erhält einen Teil der Adresse als den einen Eingang, und durch seine Ausgänge werden die Zeilenauswahlleitungen des ROM-Speicherfeldes 16 aktiviert. Jede Zeilenauswahlleitung von dem ROM-Dekodierer 18 wählt eine gewisse Anzahl von Steuerworten in dem Speicherfeld 16 aus, von denen eines dann unter Steuerung der verbleibenden Adressenbits durch einen Ausgangsmultiplexer 20 ausgewählt wird. Die Tatsache, daß der ROM-Dekodierer 16 durch eine Anzahl Steuerworte auf jeder Zeilenauswahlleitung mehrfach ausgenutzt wird und weniger Eingänge aufweist als der UND-Glied-Dekodierer des PLA-Abschnitts 2 des Steuerspeichers, ist wichtig, wenn die Siliziumfläche in Betracht gezogen wird, die erforderlich ist, um den Steuerspeicher als MOS/LSI-Element maschinell herzustellen.

Der PLA-Abschnitt 2 weist zwei Teile auf, nämlich eine Anordnung 24 von ODER-Gliedern und eine Anordnung 26 von UND-Gliedern. Die Anordnung 24 von ODER-Gliedern ist dieselbe wie das Speicherfeld 16 des ROM-Abschnitts 4, außer daß nur ein Steuerwort für jede Zeilenauswahlzeile ausgewählt werden kann. Die Anordnung 26 von UND-Gliedern dient als Dekodierer zum Aktivieren der Zeilenauswahlleitungen und folglich zum Auswählen jeder der Steuerworte in der Anordnung 24 von ODER-Gliedern. Die PLA-Speicher- und Verknüpfungsgliedanordnung 24 ist weniger wirksam als das ROM-Speicherfeld 16, da es nur ein Dekodierer-UND-Glied für jedes Wort gibt und die UND-Glieder 24 vielmehr Eingänge als der Dekodierer des ROM-Abschnitts 4 haben. Der Grund liegt darin, daß es ein Dekodierer-UND-Glied pro Steuerwort gibt, da das Programmieren der Anordnung 26 aus UND-Gliedern für jedes Steuerwort eindeutig sein muß. Der Zugriff zu jedem Steuerwort, das in dem PLA-Abschnitt des Steuerspeichers gespeichert wird, erfolgt durch den richtigen Zustand der Adresseneingänge 12 und von zu dekodierenden Befehlseingänge 22, wie beispielsweise durch die Inhalte des Befehlsregisters des Rechners.

Die Auswahl zwischen der PLA-Anordnung 24 und dem ROM-Speicherfeld 16 wird durch einige Bits oder durch eine Bitkombination von der nächsten Adresse 14 und 16 aus durchgeführt. Dies hängt von der Anzahl Zeilen (UND-Glieder) in dem PLA-Abschnitt 2, der Anzahl Zeilen in dem ROM-Abschnitt 20 und der Anzahl Steuerworte ab, zu denen in jeder Zeile in dem ROM-Abschnitt 20 Zugriff besteht. Diese Auswahl findet in einem Multiplexer 28 statt. Hierbei ist wichtig, daß bei dieser Steuerspeicher-Organisation die Steuerworte in jedem Teil des Speichers liegen. Diese Steuerworte, zu denen als Ergebnis einer bestimmten Dekodierung des Inhalts des Befehlsregisters 8 Zugriff besteht, sind in dem PLA-Speicherfeld 24 festgelegt, während andere Worte in dem ROM-Speicherfeld 16 sowie in dem PLA-Speicherfeld 24 des Speichers untergebracht sind. Zu aufeinanderfolgenden Worten kann genau so gut von dem Abschnitt aus der Zugriff erfolgen, in dem eine nächste Adresse in dem Bereich des gewünschten Speichers genau bezeichnet wird. Mikrobefehle des Programms können zwischen dem ROM-Speicherfeld 16 und dem PLA-Feld 24 mit ODER-Gliedern auf jede Weise gemischt werden. Die richtigen Zuordnungen können durch das Assemblerprogramm erledigt werden, wenn das Mikroprogramm geschaffen wird.

Wie bereits erwähnt, sind die Eingänge an der Anordnung 26 mit den UND-Gliedern des PLA-Abschnitts 22 im allgemeinen die richtige (Adresse) und Komplemente der nächsten Adresse 12 und die Teile des Befehls 22, die erforderlich sind, um die Mikroprogrammfolge zu steuern. Infolgedessen findet in der UND-Glied-Anordnung 26 kein erschöpfendes Dekodieren der Eingänge wie im Fall des ROM-Dekodierers 18 statt, es sind nur die Dekodierungen der Eingänge 12 und 22 erforderlich, welche notwendig sind, um zu jedem Wort Zugriff zu haben. Die nächste Adresse (12) wirkt als ein "Abbildungskode" (mapping code), welcher eine Gruppe der UND-Glieder in der Anordnung 26 auswählt. Das UND-Glied oder die entsprechenden Glieder, welche für jeden Abbildungskode aktiviert werden, hängen von dem Kodieren des Befehlseingangs (26) ab. Dieser Vorgang wird im folgenden noch an einem Beispiel erläutert. Der gesamte Bereich der Adressen, die dem PLA-Abschnitt 2 zugeordnet sind, werden nicht notwendigerweise verwendet, da die Anzahl der erforderlichen Kodes gleich der Anzahl der erforderlichen Abbildungen ist. Durch die Benutzung des Abbildungskodes als nächste Adresse werden Stellen in dem Mikroprogramm dargestellt, an welchen ein Zugriffhaben zu dem Steuerwort von Kodes oder einzelnen Bits in dem Befehlsregister 8 abhängt. Diese Abbildung entspricht tatsächlich der, die eingangs für andere Steuerarten beschrieben worden ist, bei welchem die Abbildung eine Steueradresse schaffte; hier erzeugt jedoch der PLA-Abschnitt 2 einen Mikrobefehl und nicht die Adresse des Mikrobefehls. Dadurch ergibt sich ein schnellerer Zugriff zu dem Mikrobefehl als wenn die Abbildung nur die Adresse des Befehls fortschaffen würde. Die Abbildung kann auch in den Steuerspeicher eingegeben werden und braucht nicht in einen gesonderten Abschnitt eingegeben zu werden. Da jeder Abbildungskode eine Anzahl UND-Glieder in der Anordnung 26 steuern kann, ist es möglich, eine Anzahl Abbildungen bis zu der verfügbaren Anzahl von UND-Gliedern und den Adressen zu haben, die dem PLA-Abschnitt 2 zugeordnet sind. Es ist eine Anpassungsfähigkeit für den Steuerabschnitt erreicht, die ein Abbilden oder Prüfen der Befehlseingänge an irgendeiner Stelle in dem Mikroprogramm ermöglicht, ohne Zeit zu verlieren. Außerdem können UND-Glieder mit ensprechenden ("don't care") Eingängen programmiert werden, so daß sie auf einen Bereich oder auf eine Gruppe von Abbildungskodes und/oder Befehlskodes ansprechen. Dies führt zu leistungsfähigen Programmierverfahren, wenn sie mit der Möglichkeit gekuppelt sind, Steuerworte zu modifizieren, wie nachstehend beschrieben wird.

Die ODER-Gliedanordnung 24 speichert Steuerworte ähnlich wie das Speicherfeld 16 des ROM-Abschnitts 4. Zu jedem Steuerwort erfolgt ein Zugriff unter Steuerung seines UND-Glieds. Eines der besonderen Merkmale dieses Steuerschemas besteht darin, daß eine Logik in der Speicheranordnung 24 aus ODER-Gliedern durchgeführt werden kann, wenn mehr als ein UND-Glied zu einem bestimmten Zeitpunkt aktiv ist. Dies hat dann einen Zugriff zu mehr als einem Wort zu einem bestimmten Zeitpunkt zur Folge, wobei dann der sich ergebende Ausgang das ODER oder das UND aller ausgewählter Steuerworte ist. Die durchgeführte logische Funktion hängt dann von der für die Anordnung 24 angewendeten, logischen Polaritätskonvention ab. Eines oder mehrere Steuerworte mit vorrangigen Einsen oder Nullen kann verwendet werden, um ein anderes Steuerwort zu modifizieren. Die Modifikation kann in dem Mikrobefehl oder dem nächsten Adressenteil des Steuerworts vorkommen. Hierzu ist es erforderlich, Bits und Mikrobefehlskodes und Adressen zuzuordnen, so daß die richtige Steuerwort-Modifikation stattfinden kann. Beispielsweise kann eine Gruppe von Mikrobefehlen für Byte-Operationen programmiert werden, und alle Mikrobefehle der Gruppe können durch ein einziges Wort, zu welchem zu demselben Zeitpunkt wie zu einem der beiden Mikrobefehle Zugriff erfolgt, in Wortoperationen modifiziert werden. Ein derartiges Wort würde den Kode oder das Bit, das eine Byteoperation bezeichnet, um 1 überlagern (override), wodurch eine Wortoperation festgelegt wird.

In Fig. 2 ist die Organisation eines kombinierten PLA- und ROM-Abschnitts dargestellt. (Hierbei bezeichnen dieselben Bezugszeichnen gleiche oder entsprechende Teile). Der Steuerspeicher ist in MOS-LSI-Schaltungstechnik ausgeführt. Die PLA- und ROM-Abschnitte können infolgedessen auf demselben Siliziumchip aufgebracht werden. Durch Aufbringen der zwei Speicherstrukturen können bestimmte Einsparungen bezüglich der Chipgröße gegenüber zwei getrennten Strukturen erreicht werden. Bei den herkömmlichen ROM-Ausführungen sind alle Spaltenbitleitungen für ein bestimmtes Bit nebeneinander festgelegt, um die Gestaltung des Ausgangsmultiplexers zu erleichtern. Wenn die PLA- und ROM-Abschnitte miteinander kombiniert werden wie in Fig. 2, ist eine einzige Spaltenbitleitung der PLA-Anordnung mit ODER-Gliedern zusammen mit den entsprechenden ROM-Spaltenbitleitungen festgelegt; aus denselben Gründen wählt ein zusätzlicher Eingang an dem Ausgangsmultiplexer 40 die PLA-Spaltenbitleitungen aus, während weitere Eingänge an dem Multiplexer 40 die ROM-Spaltenbitleitungen auswählen. Durch Festlegen der PLA-Bitleitungen zusammen mit den ROM-Bitleitungen ist eine beträchtliche Anzahl Anschlußvorgänge an dem Chip entfallen. Dies läuft dann auf ein kleineres Chip und eine Arbeitsweise mit höherer Geschwindigkeit hinaus. Dies in Fig. 3 rechts dargestellt. PLA-Bitleitungen 103 und 104 die den ROM-Bitleitungen 101 und 102 am nächsten liegen, erleichtern den Anschluß an den Multiplexer 105.

Bei großen Festwertspeichern ist es allgemein üblich, das Dekodiererfeld in der Mitte des Speicherfeldes festzulegen und die Zeilenauswahlleitung von beiden Seiten des Dekodierers in das Steuerspeicherfeld anzusteuern, um so die Länge der Zeilenauswahlleitungen zu halbieren. Dies ergibt eine schnellere Zugriffszeit, indem die Ausbreitungsverzögerung auf den Zeilenauswahlleitungen verringert wird. Eine derartige Ausführung ist in allgemeiner Form in Fig. 2 dargestellt. In der kombinierten Anordnung der Fig. 2 ist eine einzige Anordnung 42 aus UND-Gliedern in der Mitte des ganzen Speicherfeldes 44 festgelegt. Diese Anordnung 42 dient sowohl als die UND-Gliederanordnung des PLA-Abschnittes als auch als die Dekodiereranordnung des ROM-Abschnittes. Jede Zeilenauswahlzeile wird durch den Ausgang eines einzigen UND-Glieds aktiviert. Das Verknüpfungsglied dient als das UND-Glied des PLA-Abschnittes für das einzige Steuerwort auf der Zeilenauswahlleitung, welche aus dem PLA-Abschnitt herauskommt, und als der ROM-Dekodierer für die anderen Steuerworte auf der Zeilenauswahlleitung.

Die UND-Gliederanordnung 42 der zusammengefaßten Anordnung oder Struktur 44 hat zwei Gruppen von Eingängen. Eine Gruppe 14 ist dieselbe wie die des ROM-Abschnitts 4 in Fig. 1, und die andere Gruppe Eingänge ist dieselbe wie die an dem PLA-Abschnitt 2 der Fig. 1. Die UND-Glieder der Anordnung 42 sind eine Verknüpfung des UND-Glieds des PLA-Abschnittes und des Dekodierer-UND-Glieds des ROM-Abschnitts. Um das UND-Glied wie das PLA-UND-Glied der Fig. 2 zu machen, wird die PLA-Gruppe von Eingängen verwendet, und die ROM-Gruppe von Eingängen wird richtig gemacht, so daß die Verknüpfung eine Funktion der PLA-Programmierung ist. Um in ähnlicher Weise das UND-Glied wie den ROM-Dekodierer der Fig. 2 zu machen, wird die ROM-Gruppe von Eingängen verwendet, und die PLA-Gruppe wird richtig (true) gemacht. Der zusammengefaßte UND-Glied-Dekodierer 42 wird wie die PLA-UND-Glieder betrieben, wenn die nächste Adresse im Bereich von denen liegt, die dem PLA-Abschnitt zugeordnet sind. Zu diesem Zeitpunkt wird dann die PLA-Spaltenbitleitung durch den Ausgangsmultiplexer 40 ausgewählt. Wenn sich die nächste Adresse in dem Bereich von der befindet, die dem ROM-Abschnitt zugeordnet ist, wird das UND-Glied 42 wie der ROM-Dekodierer 18 betrieben, und eine der ROM-Spaltenbitleitungen wird durch den Ausgangskomplexer 40 ausgewählt. Die zusammengefaßte UND-Gliederanordnung 42 ist notwendig, um die ROM- und PLA-Bitleitungen zu interdigitalisieren, und gleichzeitig hält sie die Zeilenauswahlleitungen so kurz wie möglich. Hierdurch ergibt sich auch eine Einsparung an Chipfläche, da die für ein vorheriges Laden vorgesehenen Schaltungen für eine Gruppe von UND-Gliedern und ihre zugeordneten Pufferverstärker entfallen.

Ein Anschauungsbeispiel eines zusammengefaßten bzw. kombinierten ROM- bzw. PLA-Steuerspeichers ist in Fig. 3 dargestellt. Natürlich ist dies stark vereinfachende Beispiel nur grundsätzlicher Art und wird nur zur Erläuterung verwendet; das dargestellte Grundverfahren kann jedoch bei einer der zahllosen Änderungen von Steuerwort- und Adressenbillängen angewendet werden. Bei diesem Beispiel sind neun 2-Bit-Steuerworte vorgesehen, und zwar vier in dem ROM-Speicherabschnitt des Steuerspeichers 100 und fünf in dem PLA-Abschnitt des Steuerspeichers 100. Der Speicher 100 ist grundsätzlich in eine Hälfte mit einer Gruppe von Bitleitungen 101 und 102 für den ROM-Abschnitt und in eine andere Gruppe 103 und 104 für den PLA-Abschnitt aufgeteilt. Diese zwei Gruppen von Bitleitungen werden durch einen Multiplexer 105 aus UND-Glieder 106 bis 109 und ODER-Gliedern 110 und 111 mehrfach ausgenützt, welche durch einen Adresseneingang 304 (das A 2- und A 2-Komplement) gesteuert werden. In dem Beispiel ist nicht die Ausführungsart der Fig. 2 dargestellt, in welcher das Dekodierfeld in der Mitte des Speicherfeldes festgelegt ist und die Zeilenauswahl-Leitung von beiden Seiten angesteuert wird. Dies kann ohne weiteres dadurch erreicht werden, daß die Zeilenauswahl-Bitleitungen 200 bis 204 nach links verlängert werden und Verstärker 700 bis 704 und ein Steuerspeicher 100, welche auf der rechten Seite liegen, spiegelbildlich angeordnet werden. Es sind fünf Zeilenauswahlleitungen 200 bis 204 vorgesehen, von welchen nur vier, nämlich die Leitungen 200 bis 203, für den ROM-Abschnitt und fünf für den PLA-Abschnitt verwendet werden. (Diese zusätzliche PLA-Auswahlleitung ist etwas uneffizient, da Raum für ein fünftes ROM-Wort vorhanden ist, aber dieses Wort kann nicht ausgeführt werden, da die Adresseneingänge 303 und 304 für den ROM-Abschnitt bereits vollständig dekodiert sind). Es gibt 10 Eingänge an dem Steuerspeicher, nämlich drei Adressenleitungen A 0, A 1 und A 2, und zwar richtige sowie Komplementeingänge (Adresseneingänge 300, 301 und 304) und zwei Befehlsregisterleitungen I 0 und I 1, und zwar richtige und Komplementeingänge (Befehlseingänge 302 und 303). Ein Adresseneingang 304 wählt zwischen dem ROM- und PLA-Abschnitt. Wenn es nicht geltend gemacht wird, wird der ROM-Abschnitt gewählt, wobei die ROM-Bitleitungen 101 und 102 mit den zwei Ausgangsleitungen 600 und 601 verbunden sind und die acht Eingänge (über ODER-Glieder 500 bis 507) des PLA-UND-Gliederteils des kombinierten UND-Dekodierers nicht geltend gemacht werden. Wenn der Adresseneingang 304 geltend gemacht wird, sind die PLA-Bitleitungen 103 und 104 mit zwei Ausgangsleitungen 600 und 601 verbunden und die vier Eingänge sind (über ODER-Glieder 400 bis 403) an dem Dekodierteil des zusammengesetzten UND-Teils/Dekodierers geltend gemacht.

In dem Beispiel der Fig. 3 sind Verknüpfungsglieder 800 und 900 durch halbgefüllte Kreise und Schnittlinien dargestellt. Zwei Verknüpfungsglieder 800 der ersten Ausrichtung, welche durch gestrichelte Linien abgetrennt sind, sind in Fig. 4a dargestellt. Die gefüllten Teile 900 des Kreises der Verknüpfungsglieder 800 bezeichneten Eingänge. Eingangsleitungen 811 und 812 verlaufen zu den Verknüpfungsgliedeingängen (99). Ein vollständiges Verknüpfungsglied ist bezeichnet, wenn irgendeine Leitung (hier die Leitung 820) senkrecht zu einer Eingangsleitung (811 und 812) verläuft und Kreise 98 schneidet. Die Leitung 820 in Fig. 4a wirkt infolgedessen als Ausgangsleitung. Wenn der Steuerspeicher in MOS/FET-Technik ausgeführt ist, ist ein Herstellungsweg in Fig. 4b dargestellt. Der "Steuer"-Anschluß des Transistors 801 wirkt ähnlich einem Verknüpfungsgliedeingang in Fig. 4a und ist mit den Eingangsleitungen 811 und 812 verbunden. Ein "Senken"-Anschluß 802 ist mit den Leitungen 811 und 812 verbunden, welche auf der schematischen Darstellung senkrecht zu der Eingangsleitung 820 verlaufen. Die zweite Ausrichtung 900 wirkt genauso wie die Ausrichtung 800, außer daß die Zuführleitungen und die Anschlüsse entgegen dem Uhrzeigersinn um 90° gedreht sind.

Das Dekodieren des Steuerspeichers in dem Beispiel der Fig. 3 ist in Fig. 5 dargestellt. Die ersten vier Adressen (000 bis 011) mit einem Adressenbit 304 als 0 haben Zugriff zu den vier Worten, die in dem ROM-Teil des Speichers gespeichert sind. Adressen 100 und 101 wirken als Abbildungskodes, welche Teile des PLA-Teils des Speichers freigeben. Das echte Wort oder entsprechende Worte, welche Zugriff zu dem PLA-Abschnitt haben, hängt bzw. hängen von dem Dekodieren der Eingänge 302 und 303 von dem Befehlsregister aus ab. Zu einem Adresseneingang 100 und einem Befehlseingang X, X (die "don't care") bedeuten), haben keine Worte in dem Steuerteil Zugang und sie erzeugen infolgedessen einen Fehlerausgang 0. Das Prinzip des Überspringens (overriding) ist an den letzten drei Eingängen der Fig. 4 dargestellt, welche alle durch den Übersetzungskode-Adresseneingang 101 freigegeben werden. Die letzten zwei Eingänge schließen sich gegenseitig aus, was bedeutet, sie sind unabhängig von dem Befehlseingang 302, und schaffen Ausgänge 10 bzw. 01. Der dritte der letztgenannten Eingänge ist eine Funktion des Befehlseingangs 302. Wenn der Eingang 302 geltend gemacht wird, wird er zusammen mit einem der letzten zwei Eingänge ausgewählt. Der sich ergebende Ausgang ist ODER-Funktion der ausgewählten Worte oder in diesem Fall 10 oder 11.

Der Grundgedanke, der in dem vorstehend angeführten Beispiel dargestellt ist, kann bei vielen verschiedenen Verarbeitungssystemen mit einigen der damit verbundenen Vorteile angewendet werden.

Claims (9)

1. Mikroprogramm-Steuerwerk für eine Datenverarbeitungsanlage, mit einer Einrichtung zur Erzeugung von Steuerworten für eine Verarbeitungseinheit, sowie mit einem Befehlsregister (8), einem Register (6) für einen Adreßteil eines nächsten Steuerworts, und einer Speichereinrichtung für Steuerworte, dadurch gekennzeichnet,
daß die Einrichtung zur Speicherung von Steuerworten einen ersten Speicher (2) und einen zweiten Speicher (4) aufweist,
daß der erste Speicher zur Erzeugung eines Steuerworts in Abhängigkeit von dem Inhalt des Registers (6) und des Befehlsregisters (8) vorgesehen ist,
daß der zweite Speicher zur Erzeugung eines Steuerworts in Abhängigkeit von dem Inhalt des Registers (6) vorgesehen ist,
und daß ein Multiplexer (28) vorgesehen ist, dem durch den ersten und den zweiten Speicher erzeugte Steuerworte zuführbar sind, welcher Multiplexer in Abhängigkeit von dem Inhalt des Registers (6) eines der beiden empfangenen Steuerworte zu der Verarbeitungseinheit der Datenverarbeitungsanlage selektiv überträgt.

2. Steuerwerk nach Anspruch 1, dadurch gekennzeichnet, daß der Multiplexer (28) mit dem Register (6) verbunden ist, um den Adreßteil des übertragenen Steuerworts an das Register (6) zu übertragen.

3. Steuerwerk nach Anspruch 1, dadurch gekennzeichnet, daß

• a) die Anordnung (2)
  • 1. eine erste Speichereinrichtung (24) aufweist, die mit dem Multiplexer (28) verbunden ist und eine Anzahl von adressierbaren Speicherplätzen aufweist, von denen jeder ein Steuerwort speichert, sowie
  • 2. eine erste Decodiereinrichtung (26) aufweist, die mit der ersten Speichereinrichtung (24), dem Befehlsregister (8) und dem Register (6) verbunden ist, um eine Adresse in Abhängigkeit von dem Inhalt des Befehlsregisters (8) und des Registers (6) zu erzeugen, und an die erste Speichereinrichtung (24) anzukoppeln, welche erste Speichereinrichtung ferner eine Einrichtung enthält, um den Inhalt des adressierten Speicherplatzes an den Multiplexer (28) anzukoppeln, und daß
• b) der Mikroprogrammspeicher (4)
  • 1. eine zweite Speichereinrichtung (16) enthält, die mit dem Multiplexer (28) verbunden ist und eine Anzahl von adressierbaren Speicherplätzen aufweist, von denen jeder ein Steuerwort speichert, sowie
  • 2. eine zweite Decodiereinrichtung (18) aufweist, die mit der zweiten Speichereinrichtung (16) und dem Register (6) verbunden ist, um eine Adresse in Abhängigkeit von dem Inhalt des Registers (6) zu erzeugen, und die Adresse an die zweite Speichereinrichtung (16) anzukoppeln, welche ferner eine Einrichtung aufweist, um den Inhalt des adressierten Speicherplatzes an den Multiplexer (28) anzukoppeln.

4. Steuerwerk nach Anspruch 3, dadurch gekennzeichnet, daß

• a) die erste Decodiereinrichtung (26) eine Anzahl von ersten Koinzidenzeinrichtungen enthält, die jeweils mit dem Befehlsregister (8) und dem Register (6) verbundene Eingänge aufweisen, sowie einen mit einem Speicherplatz in der ersten Speichereinrichtung (24) verbundenen Ausgang, welche ersten Koinzidenzeinrichtungen ein Ausgangssignal in Abhängigkeit von dem Inhalt des Befehlsregisters (8) und des Registers (6) erzeugen, um zu ermöglichen, daß die Anordnung (2) den Inhalt des angeschlossenen Speicherplatzes an den Multiplexer (28) ankoppelt, und daß
• b) die zweite Decodiereinrichtung (18) eine Anzahl von zweiten Koinzidenzeinrichtungen enthält, deren Eingänge mit dem Register (6) verbunden sind und die einen Ausgang aufweisen, der mit einem Speicherplatz in der zweiten Speichereinrichtung (16) verbunden ist, welche zweiten Koinzidenzeinrichtungen ein Ausgangssignal in Abhängigkeit von dem Inhalt des Registers (6) erzeugen, um zu ermöglichen daß die zweite Speichereinrichtung den Inhalt des angeschlossenen Speicherplatzes an den Multiplexer (28) ankoppelt.

5. Steuerwerk nach Anspruch 4, dadurch gekennzeichnet, daß die ersten und die zweiten Koinzidenzeinrichtungen jeweils durch eine Steuerleitung (200 bis 204) gebildet werden, die mindestens ein damit und einem Ausgang verbundenes Schaltungselement (900) aufweisen, wobei jedes Schaltungselement durch eine Stufe des Befehlsregisters (8) oder des Registers (6) erregt wird, und wobei die Steuerleitung nur dann ein Ausgangssignal überträgt, wenn alle damit verbundenen Schaltungselemente erregt werden.

6. Steuerwerk nach Anspruch 5, dadurch gekennzeichnet, daß mindestens eine der ersten und zweiten Koinzidenzeinrichtungen eine gemeinsame Steuerleitung (200-204) aufweisen, und daß Mittel vorgesehen sind, die mit dem Register (6) verbunden sind, um selektiv alle Schaltungselemente zu erregen, die der ersten Koinzidenzeinrichtung zugeordnet sind, wenn der Multiplexer ein Steuerwort von dem Mikroprogrammspeicher (4) überträgt, sowie um alle Schaltungselemente selektiv zu erregen, die der zweiten Koinzidenzeinrichtung zugeordnet sind, wenn der Multiplexer ein Steuerwort von der ersten Speichereinrichtung (2) überträgt.

7. Steuerwerk nach Anspruch 6, dadurch gekennzeichnet, daß jede der ersten und zweiten Speichereinrichtungen (16, 24) durch eine Anzahl von Steuerleitungen (101-104) gebildet wird, die jeweils mindestens ein damit verbundenes Schaltungselement (800) und einen mit dem Multiplexer (105) verbundenen Ausgang aufweisen, daß jedes der ersten Speichereinrichtung-Schaltungselemente auch einen Eingang aufweist, der mit einer Steuerleitung der ersten Koinzidenzeinrichtung verbunden ist, und jedes der zweiten Speichereinrichtung-Schaltungselemente auch einen Eingang aufweist, der mit einer Steuerleitung der zweiten Koinzidenzeinrichtung verbunden ist, und daß die zweite Speichereinrichtung (16) ein Ausgangssignal überträgt, wenn mindestens eines der damit verbundenen Schaltungselemente erregt wird.

8. Steuerwerk nach Anspruch 1, dadurch gekennzeichnet, daß der erste Speicher (2) eine programmierbare Logikschaltung aufweist, in der der Inhalt des Registers (6) benutzt wird, um anfänglich eine Gruppe von Steuerworten aus den in dem ersten Speicher gespeicherten Steuerworten auszuwählen, und daß der Inhalt des Befehlsregisters (8) benutzt wird, um ein einziges Steuerwort aus der ausgewählten Gruppe auszuwählen.

9. Steuerwerk nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Speicher (4) einen Festwertspeicher (ROM) enthält, in dem der Inhalt des Registers (6) benutzt wird, um ein einziges Steuerwort aus den Steuerworten auszuwählen, die in dem zweiten Speicher gespeichert sind.