DE2906200B2

DE2906200B2 - Synchronizing arrangement

Info

Publication number: DE2906200B2
Application number: DE2906200A
Authority: DE
Inventors: Ing.(grad.) Martin 5244 Daaden Ginsberg; Miloslav Dipl.-Ing. Sunnyvale Calif. Janak; Ing.(grad.) Albrecht 5900 Siegen Reiners
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1979-02-17
Filing date: 1979-02-17
Publication date: 1981-06-19
Also published as: JPS55114058A; US4325090A; CA1134462A; ATE2031T1; EP0015031A1; DE3061295D1; DE2906200C3; DE2906200A1; EP0015031B1; JPS6035863B2

Abstract

During the reading of serial data signals, for example, from a so-termed magnetic floppy disc, a synchronized condition between the local oscillator of the reading device and the timing of the data stream must be reached as quickly as possible after the start of the read operation. When the initial synchronization has been reached, readjustment of phase and frequency may take place only slowly, because the instants at which the actual signal transitions occur may exhibit a large spread with respect to the nominal instants. Therefore, during a synchronization operation an element of a read clock pulse train is applied to the phase comparator at each status transition of the medium as well as at further instants. The data sample signal of the clock pulse generator is applied at twice the bit frequency to the other input of the phase comparator. As a result, during the synchronization operation the phase comparison is performed in a dense series, so that the low-pass filter connected to the output of the phase comparator may have a high cut-off frequency. Once the synchronization has been realized, the phase comparison is performed only once per data bit and, the low-pass filter is switched over to a lower cut-off frequency.

Description

Die Erfindung betrifft eine Anordnung zum Synchronisieren der Frequenz und der Phase eines Taktsignals eines Taktgenerators mit einem Datensignal in Form einer Folge von in gleichmäßigen Zeitabständen liegenden Bitzellen, die je eine Binärinformation enthält, deren einer binärer Wert durch einen Signalübergang des Datensignals zu Beginn einer Bitzelle und deren anderer binärer Wert durch einen Signalübergang in der Mitte der Bitzelle oder durch einen fehlenden Signalübergang dargestellt ist, wobei der Taktgenerator einen spannungsgesteuerten Oszillator und einen Phasenvergleicher enthält, dem das Taktsignal und ein aus dem Datensignal über einen Impulsformer abgeleitetes Datentaktsignal zugeführt wird und dessen Ausgang über ein Tiefpaßfilter den spannungsgesteuerten Oszillator steuertThe invention relates to an arrangement for synchronizing the frequency and the phase of a clock signal a clock generator with a data signal in the form of a sequence of at regular intervals lying bit cells, each containing a piece of binary information, one of which is a binary value through a signal transition of the data signal at the beginning of a bit cell and its other binary value by a signal transition in the Center of the bit cell or by a missing signal transition is shown, the clock generator contains a voltage controlled oscillator and a phase comparator to which the clock signal and a from the data signal via a pulse shaper derived data clock signal is supplied and its Output controls the voltage-controlled oscillator via a low-pass filter

Derartige Anordnungen sind bekannt und dienen insbesondere dazu, die in serieller Form auf ein magnetisches Speichermaterial, beispielsweise eine rotierende Speicherscheibe, aufgezeichneten Informationen wieder zurückgewinnen zu können. Dafür muß der Taktgenerator einen Lesetakt erzeugen, der jede Bitzelle sowohl zu Anfang wie auch in der Mitte abfragt, um die beiden Werte der aufgezeichneten binären Information zu entschlüsseln.Such arrangements are known and are used in particular to be in serial form on a Magnetic storage material, such as a rotating storage disk, recorded information to be able to win back again. For this, the clock generator must generate a reading clock that each Bit cell both at the beginning and in the middle queries the two values of the recorded binary To decipher information.

Auf solchen bewegten magnetischen Aufzeichnungsträgern sind die Informationen im allgemeinen gruppenweise aufgezeichnet. Infolge von Toleranzen bei der Bewegung der magnetischen Aufzeichnungsträger schließen, d°. einzelne Informationsgruppen nachträglich überschrieben werden, diese Informationsgruppen nicht nahtlos aneinander bzw. bilden keine kontinuierliche Bitzellenreihe, sondern beim Übergang einer Informationsgruppe auf eine andere kann ein Phasensprung und auch eine Frequenzänderung bei den Bitzellen auftreten. Damit nun jede Informationsgruppe von An'ang an richtig gelesen wird, geht der Informationsgruppe eine Synchronisierinformation voraus, in der der Taktgenerator auf die Frequenz und die Phase der Bitzellen synchronisiert wird. Um möglichst wenig Platz für die Synchronisierinformation auf dem magnetischen Aufzeichnungsträger zu verwenden, soll diese Synchronisierinformation kurz sein, so daß der Synchronisiervorgang möglichst schnell erfolgen soll, d. h. der Taktgenerator muß seine Phase und seine Frequenz schnell ändern können. Andererseits treten bei der folgenden Nutzinformation die Signalübergänge des Datensignals nicht genau zu Beginn bzw. in der Mitte einer Bitzelle auf, sondern diese Übergänge können bis zu einer viertel Bitzelle gegenüber dem richtigen Zeitpunkt verschoben sein, wobei diese Verschiebung sich von Bitzelle zu Bitzelle stark ändern kann. Diese Änderungen sind derart, daß sich die Verschiebungen über wenige Bitzellen ausgleichen, d. h. der mittlere Abstand der Signalübergänge ist weitgehend konstant. Um trotz solcher Verschiebungen noch die Information einwandfrei lesen zu können, muß der Abfragetakt sehr konstant sein und darf sich nur langsam ändern, insbesondere zur Anpassung an Geschwindigkeitsänderungen des Aufzeichnungsträgers. Hier muß die Frequenz des Taktgenerators also im wesentlichen stabil bleiben. Dies ist jedoch ein Widerspruch zu der Forderung, daß sich der Taktgenerator während des Synchronisiervorganges schnell an die Frequenz und die Phase der Synchronisierinformation anpassen muß.The information is generally in groups on such moving magnetic recording media recorded. As a result of tolerances in the movement of the magnetic recording media close, d °. individual information groups are subsequently overwritten, these information groups not seamlessly next to each other or do not form a continuous row of bit cells, but at the transition of a Information group on another can have a phase jump and also a frequency change in the Bit cells occur. So that every information group is read correctly from the start, the Information group precedes a synchronization information in which the clock generator on the frequency and the Phase of the bit cells is synchronized. In order to have as little space as possible for the synchronization information on the To use magnetic recording media, this synchronization information should be short so that the The synchronization process should take place as quickly as possible, d. H. the clock generator must have its phase and its Can change frequency quickly. On the other hand, the signal transitions occur with the following useful information of the data signal does not appear exactly at the beginning or in the middle of a bit cell, but these transitions can be shifted by up to a quarter bit cell compared to the correct point in time, whereby this The shift from bit cell to bit cell can vary greatly. These changes are such that the Compensate for shifts over a few bit cells, d. H. the mean distance between the signal transitions is largely constant. In order to still be able to read the information properly despite such shifts, the Query rate must be very constant and may only change slowly, especially to adapt to Changes in speed of the recording medium. Here the frequency of the clock generator must be in remain essentially stable. However, this contradicts the requirement that the clock generator during the synchronization process quickly to the frequency and the phase of the synchronization information must adapt.

Aufgabe der Erfindung ist es daher, eine Anordnung zum Synchronisieren der eingangs genannten Art anzugeben, die während des Synchronisiervorganges eine sehr kurze Einregelzeit benötigt, jedoch beimThe object of the invention is therefore to provide an arrangement for synchronizing the type mentioned which requires a very short settling time during the synchronization process, but for

folgenden Lesen von Informationen nur langfristigen Änderungen der Bitzellenfrequenz folgt Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß während des Synchronisiervorganges der Impulsformer bei jedem Signalübergang des Datensignais und im Abstand von ·-. jeweils einer halben Bitzelle davon ein Datentaktsignal dem einen Eingang des Phasenvergleich ers zuführt und der andere Eingang des Phasenveirgleichers aus einer vom Taktgenerator gesteuerten Taktsteuerschaltung ein Taktphasensignal erhält, dessen Frequenz im m synchronisierten Zustand doppelt so hoch ist wie die Frequenz der Bitzellen, und daß nach Erreichen des synchronisierten Zustands sowohl der Impulsformer als auch die Taktsteuerschaltung nur bei jedem Signalübergang des Datensignals ein Taktphasensignal bzw. ein i--> Datentaktsignal erzeugt und das Tiefpaßfilter auf eine niedrigere Grenzfrequenz umgeschaltet wird. Bei dieser erfindungsgemäßen Anordnung treten während des Syrichronisiervorganges am Ausgang des Phasenvergleichers die Signale entsprechend der Phasendifferenz >o mit einer Frequenz etwa gleich der doppelten Bitzellenfrequenz auf, so daß das Tiefpaßfilter eine hohe Grenzfrequenz haben kann und dennoch eine weitgehend geglättete Ausgangsspannung für eine stabile Synchronisation des spannungsgesteuerten Oszillators 2~> erzeugt. Dadurch wird der Synchronisiervorgang sehr stark beschleunigt, während im synchronisierten Vorgang durch die niedrige Grenzfrequenz des Tief naßfilters und die geringere Anzahl von Phasenvergleichen nur eine langsame Frequenzänderung des Oszillators jn stattfindet.Following reading of information only long-term changes in bit cell frequency follows this task is achieved according to the invention in that during the synchronization process, the pulse shaper for each Signal transition of the data signal and at an interval of · -. half a bit cell of which is a data clock signal the one input of the phase comparison ers supplies and the other input of the phase comparator from a clock control circuit controlled by the clock generator receives a clock phase signal, the frequency of which in the m synchronized state is twice as high as the frequency of the bit cells, and that after reaching the synchronized state of both the pulse shaper and the clock control circuit only at each signal transition of the data signal is a clock phase signal or an i -> Generated data clock signal and the low-pass filter is switched to a lower cutoff frequency. At this Arrangement according to the invention occur during the Syrichronisiervorganges at the output of the phase comparator the signals according to the phase difference> o with a frequency approximately equal to twice the bit cell frequency, so that the low-pass filter has a high Can have cutoff frequency and still have a largely smoothed output voltage for a stable Synchronization of the voltage controlled oscillator 2 ~> generated. This makes the synchronization process great strongly accelerated, while in the synchronized process by the low cut-off frequency of the deep wet filter and the lower number of phase comparisons only results in a slow change in frequency of the oscillator jn takes place.

Es ist dabei nicht notwendig, daß die vom Impulsformer während des Synchronisiervorganges außerhalb der Datensignalübergänge zusätzlich erzeugten Datentaktsignale genau im Abstand jeweils einer r> halben Bitzelle liegen, denn wichtig ist vor allem die möglichst häufige Erzeugung von Phasenvergleichssignalen. Eine Weiterbildung der Erfindung ist daher dadurch gekennzeichnet, die vom Impulsformer zusätzlich aus den Datensignalübergängen erzeugten Daten- 4» taktsignale von einem Taktpuls des Taktgenerators abgeleitet sind. Falls in diesem Falle die Frequenz des Taktsignals von der Bitzellenfrequenz abweicht, liegen die zusätzlich erzeugten Datentaktiinpulse nicht genau im Abstand einer halben Bitzelle, jedoch wird diese 4^r> Ungenauigkeit um so geringer, je weiter der Synchronisiervorgang fortschreitet und die Frequenz des Taktsignals sich der Bitzellenfrequenz annähert. Durch die genannte Ungenauigkeit wird also die Geschwindigkeit der Synchronisation praktisch nicht negativ beeinflußt.It is not necessary that the data clock signals additionally generated by the pulse shaper during the synchronization process outside of the data signal transitions are exactly at a distance of r> half a bit cell, because the most important thing is to generate phase comparison signals as often as possible. A further development of the invention is therefore characterized in that the data clock signals additionally generated by the pulse shaper from the data signal transitions are derived from a clock pulse of the clock generator. If in this case the frequency of the clock signal deviates from the bit cell frequency, the additionally generated data clock pulses are not exactly at a distance of half a bit cell, but this 4 ^r > inaccuracy becomes less the further the synchronization process advances and the frequency of the clock signal approaches the bit cell frequency approximates. The speed of synchronization is practically not adversely affected by said inaccuracy.

Die Erzeugung zusätzlicher Datentaktsignale aus dem Taktsignal des Taktgenerators kann nach einer Ausgestaltung der Erfindung auf einfache Weise dadurch erfolgen, daß der Impulsgenerator einen Zähler enthält, der mit jedem Datensignalübergang in eine vorgegebene Stellung gesetzt wird und der bis zum Erreichen einer vorgegebenen höheren Stellung das Datentaktsignal abgibt und der während des Synchronisiervorganges ständig und nach Erreichen der Synchronisierung jeweils bis zum Erreichen der vorgegebenen höheren Stellung als Zähltakt den Taktpuls mit einer der Zählerkapazität entsprechend gegenüber der doppelten Bitzellenfrequenz höheren Taktfrequenz erhält. Wenn der Unterschied der Zählerstellungen etwa einer viertel Bitzellenlänge entspricht und der Phasenvergleicher jeweils das Ende des Datentaktsignals mit dem Taktsignal d«s Taktgenerators vergleicht, kann dieses Taktsignal als Abfragesignal bei der Informationsauswertung verwertet werden.The generation of additional data clock signals from the clock signal of the clock generator can after a The invention is designed in a simple manner in that the pulse generator has a counter contains, which is set in a predetermined position with each data signal transition and which is up to Reaching a predetermined higher position emits the data clock signal and that during the synchronization process constantly and after synchronization has been achieved until the specified higher position than the counter clock pulse with one of the counter capacity corresponding to twice that Bit cell frequency receives higher clock frequency. If the difference in the counters is about a quarter Bit wavelength corresponds and the phase comparator in each case the end of the data clock signal with the Comparing the clock signal of the clock generator, this clock signal can be used as an interrogation signal in the information evaluation be recycled.

Bei einer erfindungsgemäßen Anordnung, die als Tiefpaßfilter ein RC-Füter enthält, ist es zweckmäßig, daß die Änderung der Grenzfrequenz des Tiefpaßfilters durch Zu- bzw. Abschalten eines zusätzlichen Widerstandes erfolgt. Auf diese Weise läßt sich die Grenzfrequenz besonders leicht ändern. Zweckmäßig dabei ist es, daß das Zu- bzw. Abschalten des zusätzlichen Widerstands durch einen damit in Reihe liegenden Opto-Koppler gesteuert ist Ein derartiger Opto-Koppler kann auf einfache Weise den Widerstand potentialfrei anschalten. Auch die Verwendung eines Feldeffekt-Transistors ist statt dessen möglich. In an arrangement according to the invention which contains an RC feeder as a low-pass filter, it is expedient for the cut-off frequency of the low-pass filter to be changed by connecting or disconnecting an additional resistor. In this way, the cut-off frequency can be changed particularly easily. It is useful here that the switching on and off of the additional resistor is controlled by an opto-coupler lying in series. Such an opto-coupler can easily switch on the resistor in a floating manner. The use of a field effect transistor is also possible instead.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung erläutert. Es zeigtEmbodiments of the invention are explained below with reference to the drawing. It shows

F i g. 1 ein Blockschaltbild der gesamten Anordnung,F i g. 1 is a block diagram of the entire arrangement,

F i g. 2 einen Aufbau des Impulsformers,F i g. 2 a structure of the pulse shaper,

F i g. 3 einen Aufbau der Taktsteuerschaltung,F i g. 3 shows a structure of the clock control circuit,

Fig.4 ein Impulsdiagramm zur Erläuterung der Erzeugung zusätzlicher Datentaktsignale,4 shows a pulse diagram to explain the generation of additional data clock signals,

F i g. 5 den Aufbau des Tiefpaßfilters,F i g. 5 the structure of the low-pass filter,

Fig.6 ein Impulsdiagramm zur Erläuterung der Phasenregelung im synchronisierten Zustand.6 shows a pulse diagram to explain the phase control in the synchronized state.

In F i g. 1 tastet der Magnetkopf 1 die Aufzeichnung von einem bewegten magnetischen Aufzeichnungsträger ab. Über einen nicht dargestellten Verstärker, der die Magnetflußwechsel in Datensignalübergänge umwandelt, wird die gelesene Information einem Impulsformer 5 zugeführt, der daraus ein mit dem Taktpuls CL des Taktgenerators 9 synchronisiertes Datensignal auf der Leitung DA erzeugt. Ferner erzeugt der Impulsformer 5 ein Datentaktsignal auf der Leitung DC, das dem einen Eingang des Phasenvergleichers U in dem Taktgenerator 9 zugeführt wird. Der andere Eingang des Phasenvergleichers 11 erhält über die Leitung CP ein Taktphasensignal von der Taktsteuerschaltung 7, das von einem Ausgangstaktsignal des Taktgenerators 9 abgeleitet ist, und zwar von dem Datenabtastsignal auf der Leitung DS. In Fig. 1, the magnetic head 1 scans the recording from a moving magnetic recording medium. Via an amplifier, not shown, which converts the magnetic flux changes into data signal transitions, the information read is fed to a pulse shaper 5, which uses it to generate a data signal on line DA that is synchronized with the clock pulse CL of the clock generator 9. Furthermore, the pulse shaper 5 generates a data clock signal on the line DC, which is fed to one input of the phase comparator U in the clock generator 9. The other input of the phase comparator 11 receives via the line CP a clock phase signal from the clock control circuit 7, which is derived from an output clock signal of the clock generator 9, namely from the data sampling signal on the line DS.

Der Ausgang des Phasenvergleichers 11 führt über das Tiefpaßfilter 13 mit umschaltbarer Grenzfrequenz auf einen spannungsgesteuerten Oszillator 15, der auf der Ausgangsleitung CL einen Taktpuls mit einer Frequenz erzeugt, die ein Vielfaches der Frequenz der Bitzellenfolge ist. Dieser Taktpuls CL ist aus dem Taktgenerator 9 herausgeführt und dient zur Steuerung verschiedener Schaltungen, beispielsweise des Impulsformers 5. Ferner wird dieser Taktpuls einem Zähler mit angeschlossenem Dekoder 17 zugeführt, die den Taktimpuls in der Frequenz teilen und durch den Dekoder daraus eine Anzahl zeitlich gegeneinander versetzter Taktsignale mit der Dauer von vorzugsweise einer Taktpulsperiode an getrennten Ausgängen erzeugen, von denen hier nur der Ausgang DS für das Datenabtastsignal dargestellt ist. Die Frequenz dieses Datenabtastsignals DS ist doppelt so hoch wie die Bitzellenfrequenz.The output of the phase comparator 11 leads via the low-pass filter 13 with a switchable cut-off frequency to a voltage-controlled oscillator 15 which generates a clock pulse on the output line CL at a frequency which is a multiple of the frequency of the bit cell sequence. This clock pulse CL is led out of the clock generator 9 and is used to control various circuits, for example the pulse shaper 5. Furthermore, this clock pulse is fed to a counter with a connected decoder 17, which divide the clock pulse in frequency and a number of time offset from it by the decoder Generate clock signals with a duration of preferably one clock pulse period at separate outputs, of which only the output DS for the data sampling signal is shown here. The frequency of this data sampling signal DS is twice as high as the bit cell frequency.

Das Datenabtastsignal DS wird unter anderem auch dem Schiebetakteingang eines Schieberegisters 19 zugeführt, dessen Informationseingang das Datensignal DA erhält. Wie noch später erläutert wird, ist das Datensignal DA nur kurz, so daß eü am Eingang des Schieberegisters 19 in einem nicht dargestellten Flip-Flop zwischengespeichert wird, und dieses Flip-Flop wird mit jedem Datenabtastsignal DS gelöscht, und gleichzeitig wird die Information in die erste Stufe des Schieberegisters eingeschrieben.The data sampling signal DS is, inter alia, also fed to the shift clock input of a shift register 19, the information input of which receives the data signal DA. As will be explained later, the data signal DA is only short, so that eü is temporarily stored at the input of the shift register 19 in a flip-flop, not shown, and this flip-flop is cleared with each data sampling signal DS , and at the same time the information is in the first stage of the shift register.

Wie ebenfalls noch später erläutert wird, tritt dasAs will also be explained later, this occurs

Datenabtastsignal DS im synchronisierten Zustand jeweils kurz vor dem Ende des ersten und des dritten Viertels der Bitzelle auf, so daß alle Datensignalübergänge, die am Anfang und in der Mitte der Bitzelle auftreten, auch bei maximaler Verschiebung noch erfaßt werden. Wenn die Synchronisationsinformation in üblicher Weise aus einer Folge gleicher Informationsbits besteht, so daß die Datensignalübergänge und damit das Datensignal DA jeweils im Abstand einer Bitzelle auftritt, erhalten die Stufen des Schieberegisters 19 wegen der doppelten Bitzellenfrequenz des Datenabtastsignals DS abwechselnd die Information »0« und »1«. Der Ausgang der ersten Stufe des Schieberegisters 19 ist nun mit einer Prüfschaltung 21 verbunden, die auf das Muster der verwendeten Synchronisierinformation eingestellt ist. Sie besteht aus einem sequentiellen Netzwerk, das vom Signal DS getaktet wird. Wird die korrekte Synchronisationsinformation detektiert, so läuft das Netzwerk in einen Endzustand und bleibt darin, bis ein Rücksetz-Signal RES angelegt wird. Im Endzustand gibt das Netzwerk ein Signal auf der Ausgangsleitung S ab, das anzeigt, daß die Synchronisation erreicht ist, und dieses Signal schaltet den Impulsformer 5, die Taktsteuerschaltung 7 und das Tiefpaßfilter 13 um, wie später erläutert wird.Data sampling signal DS in the synchronized state shortly before the end of the first and third quarter of the bit cell, so that all data signal transitions that occur at the beginning and in the middle of the bit cell are still detected even with maximum shift. If the synchronization information consists in the usual way of a sequence of identical information bits, so that the data signal transitions and thus the data signal DA each occur at a distance of one bit cell, the stages of the shift register 19 alternately receive the information "0" and " because of the double bit cell frequency of the data sampling signal DS" 1". The output of the first stage of the shift register 19 is now connected to a test circuit 21 which is set to the pattern of the synchronization information used. It consists of a sequential network that is clocked by the DS signal. If the correct synchronization information is detected, the network runs into a final state and remains in it until a reset signal RES is applied. In the final state, the network emits a signal on the output line S , which indicates that synchronization has been achieved, and this signal switches the pulse shaper 5, the clock control circuit 7 and the low-pass filter 13, as will be explained later.

Der Ausgang jeder zweiten Stufe des Schieberegisters 19 ist ferner mit einer Durchschaltanordnung 25 verbunden, die mit einem Signal auf einer Steuerleitung 27 die Signale an den Ausgängen der betreffenden Stufen des Schieberegisters 19 auf eine Datensammelleitung 29 durchschaltet, ggf. unter Verwendung von Zwischenspeichern. Das Schieberegister 19 muß dafür wegen der doppelten Bitzellenfrequenz des Datenabtastsignals DSdoppelt so viele Stufen enthalten, wie ein Datenwort Bits enthält. Wenn die zeitliche Lage des Steuersignals der Leitung 27 so gewählt ist, daß die zu Beginn der ersten Bitzelle eines Datenwortes auf den Aufzeichnungsträger abgetastete Information gerade die letzte Stufe des Schieberegisters 19 erreicht hat, stellen die am Ausgang 19 parallel erscheinenden Signale gerade ein vollständiges, vom Aufzeichnungsträger gelesenes Datenwort dar.The output of every second stage of the shift register 19 is also connected to a switching arrangement 25 which, with a signal on a control line 27, switches the signals at the outputs of the relevant stages of the shift register 19 to a data bus line 29, possibly using buffers. The shift register 19 must contain twice as many stages as a data word contains bits because of the double bit cell frequency of the data sampling signal DS. If the timing of the control signal of the line 27 is selected so that the information scanned at the beginning of the first bit cell of a data word on the recording medium has just reached the last stage of the shift register 19, the signals appearing in parallel at the output 19 represent a complete, from Record carrier represents read data word.

Der Aufbau des Impulsformers 5 ist in F i g. 2 mehr im einzelnen dargestellt. Die über die Leitung 30 vom Lesekopf kommenden Signale werden im Verstärker 31 verstärkt und begrenzt, so daß sie für das Flip-Flop 33 vorgeschriebenen Segnalpegel haben. Diese Signale werden dem D-Eingang des Flip-Flops 33 zugeführt, das am Takteingang CJt den Taktimpuls Cl vom Taktgenerator 9 in F i g. 1 erhält. Diese Signale sind in F i g. 4 dargestellt, die in der ersten Zeile den Taktpuls C/zeigt, der sich in der dargestellten Weise ständig fortsetzt, und in der zweiten Zeile das vom Verstärker 31 gelieferte Signal. Mit der ersten positiven Flanke des Signals Cl nach Beginn des Signals vom Verstärker 31 wird das Rip-Flop 33 gesetzt und erzeugt am Ausgang Q den negativen Impuls des Datensignals DA, das in der dritten Zeile in F i g. 4 dargestellt ist Das Datensignal DA, das aus dem Impulsformer herausgeführt wird, wird auch dem synchronen Rücksetz-Eingang R eines 16-Zählers 35 sowie dem synchronen Setzeingang LD eines 16-Zählers 39 zugeführt Der letztere Zähler erhält an den Voreinstell-Eingängen eines Signalkombination entsprechend der Zählerstellung »8«.The structure of the pulse shaper 5 is shown in FIG. 2 shown in more detail. The signals coming from the reading head via the line 30 are amplified and limited in the amplifier 31 so that they have the prescribed segment level for the flip-flop 33. These signals are of the flip-flop to the D input 33 which g at the clock input CJT the clock pulse from the clock generator 9 in Cl F i. 1 receives. These signals are shown in FIG. 4, which shows the clock pulse C / in the first line, which continues continuously in the manner shown, and the signal supplied by the amplifier 31 in the second line. With the first positive edge of the signal Cl after the beginning of the signal from the amplifier 31, the rip-flop 33 is set and generates the negative pulse of the data signal DA at the output Q , which is shown in the third line in FIG. 4 is shown.The data signal DA, which is fed out of the pulse shaper, is also fed to the synchronous reset input R of a 16-counter 35 and to the synchronous set input LD of a 16-counter 39.The latter counter receives a corresponding signal combination at the preset inputs the counter position "8".

Mit der nächsten positiven Flanke des Signals C/wird der Zähler 35 in die Nullstellung und der Zähler 39 in die Stellung 8 gesetzL Bei dem Zähler 35 wechselt dadurch das Signal am Obertragsausgang Ca, so daß über den daran angeschlossenen Inverter 37 der Zählfreigabeeingang E freigegeben wird und der Zähler 35 mit dem Taktpuls Cl am Zähltakteingang Ck von der Nullstellung zu zählen beginnt, bis er seine höchste Stellung 15 erreicht, bei der das Signal am Übertragungsausgang Ca wieder wechselt und über den Inverter 37 das weitere Zählen des Zählers 35 sperrt. Das Signal des Übertragsausgangs Ca wird auch dem Rücksetz-Eingang R des D-Flip-Flops 33 zugeführt und setzt dieses zurück und hält es zurückgesetzt, während der Zähler 35 zählt. Da die Zählzeit des Zählers 35 langer ist als die Pulsdauer des Lesesignals, wird eine Mehrfach-Detektion eines Lesesignalpulses ausgeschlossen. Das D-Flip-Flop 33 ist also nur während einer Taktperiode des Taktpulses Cl gesetzt, und entsprechend kurz ist daher auch das Datensigna! DA. With the next positive edge of the signal C /, the counter 35 is set to the zero position and the counter 39 is set to the position 8. In the case of the counter 35, the signal at the carry output Ca changes, so that the counter enable input E is enabled via the inverter 37 connected to it and the counter 35 begins to count from the zero position with the clock pulse Cl at the counter clock input Ck until it reaches its highest position 15 at which the signal at the transmission output Ca changes again and via the inverter 37 blocks further counting of the counter 35. The signal of the carry output Ca is also fed to the reset input R of the D flip-flop 33 and resets it and keeps it reset while the counter 35 counts. Since the counting time of the counter 35 is longer than the pulse duration of the read signal, multiple detection of a read signal pulse is excluded. The D flip-flop 33 is set so only during one clock period of the clock pulse Cl, and therefore is correspondingly short and the Datensigna! THERE.

Wie beschrieben, ist am Ende des negativen Impulses des Datensignals DA der Zähler 39 in die Stellung »8« gesetzt, wie in der vierten Zeile der F i g. 4 angedeutet ist. Da während des Synchronisiervorganges das Umschaltsignal auf der Leitung Sniedrig ist, erzeugt das NAND-Gatter 41 am Ausgang immer ein hohes Signal, das dem Zählfreigabeeingang E des Zählers 39 zugeführt wird, so daß dieser ständig die am Zähltakteingang CJt zugeführten Impulse des Signals Cl zählt. Bei der höchsten Stellung 15 erzeugt der Zähler 39 am Übertragausgang Ca ein Signal, das über den Inverter 43 als negativer Impuls über die Leitung DCaIs Datentaktsignal herausgeführt ist.As described, at the end of the negative pulse of the data signal DA the counter 39 is set to the "8" position, as in the fourth line of FIG. 4 is indicated. Since the switching signal on the line S is low during the synchronization process, the NAND gate 41 always generates a high signal at the output, which is fed to the counting release input E of the counter 39, so that it continuously counts the pulses of the signal Cl fed to the counting clock input CJt. In the highest position 15, the counter 39 generates a signal at the carry output Ca which is brought out via the inverter 43 as a negative pulse via the line DCaIs data clock signal.

In F i g. 3 ist der Aufbau der Taktsteuerschaltung 7 in F i g. 1 im einzelnen dargestellt. Diese enthält zwei kreuzgekoppelte NAND-Glieder 51 und 53 sowie einen an den Ausgang des Verknüpfungsgliedes 53 angeschlossenen Inverter 55. Da im nicht synchronisierten Zustand das Umschaltsignal auf der Leitung S niedrig ist, erzeugt das NAND-Glied 51 am Ausgang immer ein hohes Signal, so daß das über die Leitung DS dem NAND-Glied 53 zugeführte Datenabtastsignal am Ausgang des Inverters 55 auf der Leitung CP als Taktphasensignal nahezu unverändert erscheint, wie aus den letzten beiden Zeilen der F i g. 4 hervorgeht. Bei der hier willkürlich angenommenen zeitlichen Lage des Datenabtastsignals DS, die von der zufälligen Stellung des Taktgenerators 9 in F i g. 1 bei Beginn der Synchronisation abhängt, ergibt sich zwischen den beiden dem Phasenvergleicher 11 in F i g. 1 zugeführten Signalen DC und CP eine Phasenverschiebung ΔΦ. die am Ausgang des Phasenvergleichers 11 und damit am Ausgang des Tiefpaßfilters 13 ein derartiges Steuersignal für den spannungsgesteuerten Oszillator 15 erzeugen, daß dieser seine Frequenz erhöht und die Phasendifferenz verringert Da die Signale DC und CP dem Phasenvergleicher immer paarweise zugeführt werden müssen und das letztere von dem Datenabtastsignal DS abgeleitet ist, das die doppelte Bitzellenfrequenz hat muß der Zähler 39 in F i g. 2 während jeder Bitzelle zweimal umlaufen, so daß bei Verwendung eines 16-Zählers, z. B. in Form eines 4-Bit-Dualzählers, die Frequenz des Taktpulses Cl das 32fache der ι Bitzellenfrequenz sein muß. Während des Synchroniesiervorganges erfolgt also während jeder Bitzelle zweimal ein Phasenvergleich, wobei der Abstand der beiden in F i g. 4 dargestellten Impulse der Signale DC. DS und CP vor erfolgter Synchronisation nicht von der durch die momentane Geschwindigkeit des Aufzeichnungsträgers bestimmte Bitzellenfrequenz, d.h. von dem Abstand der vom Verstärker 31 gelieferten Signale abhängt, sondern nur von der momentanen FrequenzIn Fig. 3 is the construction of the clock control circuit 7 in FIG. 1 shown in detail. This contains two cross-coupled NAND elements 51 and 53 and an inverter 55 connected to the output of the logic element 53. Since the switching signal on the line S is low in the non-synchronized state, the NAND element 51 always generates a high signal at the output, so that the data sampling signal fed to the NAND gate 53 via the line DS appears almost unchanged at the output of the inverter 55 on the line CP as a clock phase signal, as can be seen in the last two lines of FIG. 4 emerges. Given the arbitrarily assumed temporal position of the data sampling signal DS, which is determined by the random position of the clock generator 9 in FIG. 1 depends at the beginning of the synchronization, the result between the two is the phase comparator 11 in FIG. 1 applied signals DC and CP a phase shift ΔΦ. at the output of the phase comparator 11 and generating thereby the output of the low pass filter 13 such a control signal for the voltage controlled oscillator 15, that this increase its frequency and the phase difference is reduced, since the signals DC and CP must always be paired fed to the phase comparator and the latter from the Data sampling signal DS is derived, which has twice the bit cell frequency, the counter 39 in FIG. 2 circulate twice during each bit cell, so that when using a 16 counter, e.g. B. in the form of a 4-bit dual counter, the frequency of the clock pulse Cl must be 32 times the ι bit cell frequency. During the synchronization process, a phase comparison takes place twice during each bit cell, the distance between the two in FIG. 4 pulses of the signals DC. Before synchronization has taken place, DS and CP do not depend on the bit cell frequency determined by the current speed of the recording medium, ie on the spacing of the signals supplied by the amplifier 31, but only on the current frequency

des spanniingsgcsteucrten Oszillators 15, jedoch bleibt die Phasenverschiebung und damit das Korrekuirsignal des Phascnvergleichers praktisch gleich. Wegen dieser schnellen f^:olge der Ausgangssignalc des Phasenvergleichers Il kann die Grenzfrequen/ dies Tiefpaßfilters 13 ■-, hoch sein, so daß der .spannungsgesteuerte Oszillator 15 schnell auf die Ausgangssignale des Phasenvergleichcrs 11 reagieren kann und der Synchronisalionsvorgang schnell erfolgt.of the voltage-controlled oscillator 15, but the phase shift and thus the correction signal of the phase comparator remains practically the same. Because of this rapid ^f: olge the Ausgangssignalc of the phase Il the Grenzfrequen / this low-pass filter 13 can ■ -, be high, so that the .spannungsgesteuerte oscillator 15 can quickly respond to the output signals of the Phasenvergleichcrs 11 and the synchronizers Lions operation takes place quickly.

liin Beispiel für ein Tiefpaßfilter mit umschaltbarer i< > Frequenz ist in Γ i g. 5 dargestellt. Fs handelt sich hierbei um ein aktives Tiefpaßfilier zweiter Ordnung, das die beiden Transistoren 7Ί und T2 enthält, die als Darlington-Verstärker zur Erreichung einer hohen Stromverstärkung geschaltet sind, um den Spannungs- i> abfall am Widerstand R 1 infolge des Basisstromes des Transistors T2 möglichst gering zu halten. Der Emitter des Transistors Ti ist über eine RC-Kombination aus dem Widerstand /?6 und dem parallel geschalteten Kondensator C3 mit großer Zeitkonstante mit OV verbunden, um einen günstigen Arbeitspunkt einzustellen. Die Kollektoren der beiden Transistoren Ti und Γ2 sind über die Reihenschaltung der beiden Widerstände Λ 4 und /?5 mit positiver Betriebsspannung verbunden, um an dem Verbindungspunkt dieser beiden ?-> Widerstände, der mit dem Steuereingang des spannungsgesteuerten Oszillators verbunden ist, den für dessen Steuerung günstigsten Pegel einzustellen.liin example of a low-pass filter with switchable i <> frequency is in Γ i g. 5 shown. Fs is an active low-pass filter of the second order, which contains the two transistors 7Ί and T2 , which are connected as Darlington amplifiers to achieve a high current gain, the voltage i> drop across the resistor R 1 due to the base current of the transistor T2 to be kept as low as possible. The emitter of the transistor Ti is connected to OV via an RC combination of the resistor / 6 and the capacitor C3 connected in parallel with a large time constant in order to set a favorable operating point. The collectors of the two transistors Ti and Γ2 are connected to a positive operating voltage via the series connection of the two resistors Λ 4 and /? 5 in order to be able to use the for its Control to set the most favorable level.

Die Grenzfrequenz ist durch die Werte der Widerstände Ri bis R 3 und der Kondensatoren CX und C2 bestimmt, die zwischen dem Kollektor und der Basis des Transistors Tl bzw. in dessen Basiszuleitung eingefügt sind. Die Grenzfrequenz ist um so höher, je kleiner die Werte der Elemente sind. Der Widerstand R2 ist mittels der Schaltvorrichtung OC dem Wider- r> stand R 1 parallel geschaltet, so daß sich dadurch eine höhere Grenzfrequenz ergibt. Die Schaltvorrichtung OC wird von dem Umschaltsignal auf der Leitung S angesteuert und ist hier durch einen Optokoppler zum potentialfreien Schalten realisiert. Der Verbindungspunkt des Widerstands R 1 mit der Schaltvorrichtung OC erhält die Ausgangssignale des Phasenvergleichers 11, und zwar während des Synchronisiervorganges mit hoher Folge, während der Schalter in der Schaltvorrichtung OC geschlossen und der Widerstand R 2 dem as Widerstand R 1 zur Erzeugung einer hohen Grenzfrequenz parallel geschaltet ist. Nach Erreichen der Synchronisierung wird der Schalter in der Schaltvorrichtung OC geöffnet, und die Grenzfrequenz des Tiefpaßfilters sinkt auf einen wesentlich geringeren so Wert, so daß dessen Ausgangssignal an dem Verbindungspunkt der beiden Widerstände R 4 und R 5 der Änderung der Eingangssignale nur langsam folgt.The cutoff frequency is determined by the values of the resistors Ri to R 3 and the capacitors CX and C2 , which are inserted between the collector and the base of the transistor Tl or in its base lead. The lower the values of the elements, the higher the cutoff frequency. The resistor R2 is connected in parallel to the resistor R 1 by means of the switching device OC , so that this results in a higher cutoff frequency. The switching device OC is controlled by the switching signal on the line S and is implemented here by an optocoupler for potential-free switching. The junction of resistor R 1 with the switching device OC receives the output signals of the phase comparator 11, and that during synchronization with high follow while the switch in the switching device OC closed and the resistor R 2 in parallel to as resistance R 1 to produce a high cut-off frequency is switched. After synchronization has been achieved, the switch in the switching device OC is opened and the cut-off frequency of the low-pass filter drops to a much lower value so that its output signal at the junction of the two resistors R 4 and R 5 only slowly follows the change in the input signals.

Da der Zähler 39 in F i g. 2 bei jedem Datensignal auf die Stellung »8« d. h. auf die halbe maximale Stellung gesetzt wird und seine Umlaufzeit im synchronisierten Zustand eine halbe Bitzellenlänge ist erscheint das Datentaktsignal auf der Leitung DC eine viertel Bitzellenlänge nach dem Datensignal. Da aber, wie beschrieben wurde, der Taktgenerator 9 in F i g. 1 so arbeitet daß das Datentaktsignal DC und das Taktphasensignal DP und damit das Datenabtastsignal DS gleichzeitig auftreten, erscheint im synchronisierten Zustand das Datenabtastsignal DS etwa eine viertel Bitzellenlänge nach dem Beginn und der Mitte einer b5 Bitzelle.Since the counter 39 in FIG. 2 is set to position "8" for each data signal, ie to half the maximum position and its cycle time in the synchronized state is half a bit cell length, the data clock signal appears on line DC a quarter bit cell length after the data signal. But since, as has been described, the clock generator 9 in FIG. 1 works so that the data clock signal DC and the clock phase signal DP and thus the data sampling signal DS occur simultaneously, the data sampling signal DS appears approximately a quarter bit cell length after the beginning and the middle of a b5 bit cell in the synchronized state.

Das Setzen des Zählers 39 in F i g. 2 in die Stellung»8« mit jedem Datensignal wirkt sich im übrigen nur während des SynchronisieiVorganges aus, wenn noch eine Differenz /wischen der Frequenz des Datenabtastsij'iuils DS und der Uitzellenfrequcnz besteht. Im s>nchronisierien Zustand entsteht jedoch ein anderer Ablauf, der anhand der Fig. 6 erläutert werden soll. In der ersten Zeile ist als Bezugssignal das Datenabtastsignal DS angegeben. Da dieses Signal um eine viertel liit/.ellc gegenüber dem Beginn bzw. der Mitte einer Bitzelle verschoben ist. liegt der nominelle Zeitpunkt für den Beginn eines Datensignals in der Mitte zwischen zwei Impulsen des Datenabtastsignals, und dieser Punkt ist durch einen kleinen senkrechten Pfeil angegeben. Im synchronisierten Zustand ist ferner das Umschaltsignal auf der Leitung S hoch, so daß, wenn der Zähler 39 in Fig. 2 seine höchste Stellung erreicht hat und am Übertragungsausgang Ca ein hohes Signal erzeugt, der Ausgang des NAND-Gliedes 41 niedrig und damit der Zählfreigabeeingang fdes Zählers 39 gesperrt wird, so daß diese Endstellung erhalten bleibt und das Datentaktsignal auf der Leitung DC niedrig ist, bis ein neues Datensignal DA erscheint. Ferner arbeiten in F i g. 3 die beiden kreuzgekoppelten NAND-Glieder 51 und 53 wegen des hohen Signals auf der Leitung SaIs Flip-Flop, das bei einem negativen Impuls auf der Leitung DA oder DS in die entsprechende Stellung geschaltet wird und diese Stellung auch nach dem Ende des entsprechenden negativen Impulses behält, bis ein negativer Impuls auf der jeweils anderen Leitung eintrifft.Setting the counter 39 in FIG. 2 in the "8" position with each data signal only has an effect during the synchronization process if there is still a difference between the frequency of the data sampling device DS and the Uitzellefrequcnz. In the synchronized state, however, a different sequence occurs, which is to be explained with reference to FIG. 6. The data sampling signal DS is specified as the reference signal in the first line. Since this signal is shifted by a quarter of a liter / .ellc compared to the beginning or the middle of a bit cell. the nominal point in time for the start of a data signal is midway between two pulses of the data strobe, and this point is indicated by a small vertical arrow. In the synchronized state, the switching signal on the line S is also high, so that when the counter 39 in FIG. 2 has reached its highest position and generates a high signal at the transmission output Ca , the output of the NAND gate 41 is low and thus the counting enable input fdes counter 39 is blocked so that this end position is retained and the data clock signal on line DC is low until a new data signal DA appears. Furthermore, work in FIG. 3 the two cross-coupled NAND gates 51 and 53 because of the high signal on the line SaIs flip-flop, which is switched to the corresponding position in the event of a negative pulse on the line DA or DS and this position also after the end of the corresponding negative pulse holds until a negative pulse arrives on the other line.

In dem Teil a) der Fig.6 ist nun angenommen, daß der Beginn eines Datenzeichens kurz vor dem nominellen Zeitpunkt liegt, so daß mit dem nächsten positiven Signal des Taktpulses Cl das Flip-Flop 33 umschaltet und einen negativen Datensignalimpuls auf der Leitung ba erzeugt. Durch dieses Signal wird in Fi g. 3 der Ausgang des NAND-Gliedes 51 hoch, damit wird der Ausgang des NAND-Gliedes 53 niedrig und das Taktphasensignal CP hoch, wie in Fig.6a) dargestellt ist. Mit der nächsten positiven Flanke des Taktpulses Cl wird dann der Zähler 39 in die Stellung »8« gesetzt und damit über das NAND-Glied 41 der Zählfreigabeeingang E freigegeben, so daß nun der Taktpuls Cl im Zähler 39 gezählt wird. Mit dem niedrigen Signal am Übertragausgang Ca des Zählers 39 wird auch das Datentaktsignal DC am Ausgang des Inverters 43 hoch, wie ebenfalls in Fig.6a) dargestellt ist.In part a) of FIG. 6 it is now assumed that the beginning of a data character is shortly before the nominal point in time, so that the flip-flop 33 switches over with the next positive signal of the clock pulse Cl and generates a negative data signal pulse on the line ba . This signal is shown in FIG. 3 the output of the NAND gate 51 is high, so that the output of the NAND gate 53 is low and the clock phase signal CP is high, as shown in Fig. 6a). With the next positive edge of the clock pulse Cl , the counter 39 is set to "8" and thus the counting release input E is enabled via the NAND gate 41, so that the clock pulse Cl is now counted in the counter 39. With the low signal at the carry output Ca of the counter 39, the data clock signal DC at the output of the inverter 43 also goes high, as is also shown in FIG. 6a).

Der Zähler 39 zählt nun, bis er seine Endstellung erreicht, wobei wieder ein hohes Signal am Übertragsausgang CA erscheint, das die weitere Zählung sperrt und das Datentaktsignal DC auf den niedrigen Wert zurückschaltet. Wie in Fig.6a) zu erkennen ist, beginnt gleichzeitig ein negativer Impuls des Datenabtastsignals DS, so daß in F i g. 3 der Ausgang des NAND-Gliedes 53 hoch und damit das Taktphasensignal CP niedrig wird. Damit besteht zwischen den Rückflanken der beiden Signale DC und CP der Phasenunterschied ΔΦ = 0, so daß der Phasenvergleicher 11 in F i g. 1 kein Ausgangssignal abgibt und di*r spannungsgesteuerte Oszillator 15 nicht nachgeregelt wird.The counter 39 now counts until it reaches its end position, a high signal again appearing at the carry output CA , which blocks further counting and switches the data clock signal DC back to the low value. As can be seen in FIG. 6a), a negative pulse of the data sampling signal DS begins at the same time, so that in FIG. 3 the output of the NAND gate 53 goes high and thus the clock phase signal CP goes low. The phase difference ΔΦ = 0 thus exists between the trailing edges of the two signals DC and CP , so that the phase comparator 11 in FIG. 1 emits no output signal and the voltage-controlled oscillator 15 is not readjusted.

Aufgrund verschiedener Ursachen kann nun der Beginn eines Datenzeichens um nahezu eine viertel Bitzellenlänge, das ist der halbe Abstand zwischen zwei Datenabtastsignalen, von dem nominellen Zeitpunkt abweichen, und zwar nach beiden Richtungen. In Fig.6b ist nun angenommen, daß der Beginn eines Datenzeichens voreilt so daß mit Ende des vorhergehenden Impulses des Datenabtastsignals DS bereits das Flip-Flop 33 gesetzt und damit ein Datensignal DA Due to various causes, the start of a data character can now deviate from the nominal point in time by almost a quarter of the bit cell length, that is to say half the distance between two data sampling signals, specifically in both directions. In FIG. 6b it is now assumed that the beginning of a data character leads so that at the end of the previous pulse of the data scanning signal DS , the flip-flop 33 is already set and thus a data signal DA

erzeugt wird, das das Klip-Flop in F i g. 3 wieder umschaltet und ein hohes Taktphasensignal CPerzeugl. Mit der nächsten positiven Flanke des Taktsignals (7 wird der Zähler 39 wieder in die Stellung »8« gesetzt, so daß das Datenlaktsignal DCpositiv wird. Der Zähler 39 erreicht nun jedoch seine F.ndstellung, bei der das Datentaktsignal DC wieder niedrig wird, eine wesentliche Zeit vor dem Auftreten des nächsten Impulses des Datenabtastsignals DS, mit dem das Flip-Flop in F i g. 3 zurückgeschaltet und das Takiphasensignal CP wieder auf einen niedrigen Wert gebracht wird. Damit tritt zwischen den Rückflanken der beiden Signale DC und CPd'ie maximal mögliche PhasendifferenzΔΦ_ηωκ auf, die noch verarbeitet werden kann. Diese Phasendifferenz erzeugt am Ausgang des Phasenvergleichers 11 ein entsprechendes Signal, das jedoch als einzelnes Signal wegen der niedrigen Grenzfrequenz des Tiefpaßfilters 13 den spannungsgesteuerten Oszillator 15 nur wenig in der Frequenz erhöht, um die Phasendifferenz zu verringern, da im Grenzfall das nächste Datenzeichen um die maximale Zeit entgegengesetzt zum Nominalzeitpunkt verschoben sein kann.is generated that the clip-flop in FIG. 3 switches again and a high clock phase signal CPgenerl. With the next positive edge of the clock signal (7, the counter 39 is set back to the "8" position so that the data read signal DC becomes positive substantial time before the occurrence of the next pulse switched back to the data strobe signal DS to which the flip-flop in F i g. 3 and the Takiphasensignal CP is brought back to a low value. Thus, occurs between the trailing edges of the two signals DC and CPd'ie maximum possible phase difference ΔΦ _ηωκ that can still be processed. This phase difference generates a corresponding signal at the output of the phase comparator 11, but as a single signal due to the low cutoff frequency of the low-pass filter 13, the voltage-controlled oscillator 15 only slightly increases in frequency by the To reduce the phase difference, since in the borderline case the next data character is opposite to the nomi by the maximum time nal time can be shifted.

Ein derartig verschobenes Datenzeichen aus dem Verstärker 31 in F i g. 2 ist in F i g. 6c angenommen. Mit der nächsten Flanke des Taktpulses C/wird zwar wiederSuch a shifted data character from the amplifier 31 in FIG. 2 is in FIG. 6c accepted. With the next edge of the clock pulse C / will be again

das Flip-Flop in F i g. 3 umgeschaltet und das Taktphascnsignal hoch, jedoch tritt mit der danach folgenden Flanke des Taktpulses Cl bereits der negative Impuls des Daienabtastsignals DSauf, wodurch das Flip-Flop in Fig. 3 wieder zurückgeschaltet und das Taktphasensignal niedrig wird. Gleichzeitig wird nun erst der Zähler 39 in die Stellung »8« gesetzt, und erst nach sieben Impulsen des Taktpulses Cl erreicht dieser seine Endstellung, womit das Datentaktsignal DC wieder niedrig wird. Dies ergibt den maximalen Phasenunierschieci ΔΦ,,,,η. jedoch in der anderen Richtung. Der Phasenvergleicher 11 erzeugt zwar ein Signal entsprechend dieser Phasendifferenz, das jedoch als einzelnes Signal und wegen der niedrigen Grenzfrequenz des Filters ebenfalls den spannungsgesteuerten Oszillator 15 nur wenig beeinflußt, und zwar nun zur Verringerung der Frequenz.the flip-flop in FIG. 3 is switched and the Taktphascnsignal high, however, the clock pulse Cl occurs with the edge following thereafter already the negative pulse of the Daienabtastsignals DSauf, whereby the flip-flop in Fig. 3 switched back and the clock phase signal is low. At the same time, the counter will be set only in the position of "8" 39, and only after seven pulses of the clock pulse Cl it reaches its end position, whereby the data clock signal DC is low again. This gives the maximum phase difference ΔΦ ,,,, η. but in the other direction. The phase comparator 11 generates a signal corresponding to this phase difference, but as a single signal and because of the low cut-off frequency of the filter, it also has only a slight effect on the voltage-controlled oscillator 15, to be precise now to reduce the frequency.

Auf diese Weise wird eine schnelle Frequenz- und Phasenanpassung des spannungsgesteuerten Oszillators 15 während des Synchronisiervorganges erreicht, jedoch eine nur langsame Änderung der Frequenz im synchronisierten Zustand auch bei großen zusätzlichen Abweichungen des Auftrittszeitpunktes des Datenzeichens vom Nominalzeitpunkt.This enables rapid frequency and phase adjustment of the voltage controlled oscillator 15 reached during the synchronization process, but only a slow change in the frequency in synchronized state even with large additional deviations in the time of occurrence of the data character from the nominal time.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Arrangement for synchronizing the frequency and the phase of a clock signal of a clock generator with a data signal in the form of a sequence of evenly spaced bit cells, each containing binary information, one of which is a binary value through a signal transition of the data signal at the beginning of a bit cell and the other binary value is represented by a signal transition in the middle of the bit cell or by a missing signal transition, the clock generator containing a voltage-controlled oscillator and a phase comparator to which the clock signal and a data clock signal derived from the data signal via a pulse shaper are fed and the output via a low-pass filter controls the voltage-controlled oscillator, characterized in that, during the synchronization process, the pulse shaper (3, 5) sends a data clock signal (DC) to one input at each signal transition of the data signal and at a distance of half a bit cell from it of the phase comparator (11) and the other input of the phase comparator receives a clock phase signal (CP) from a clock control circuit (7) controlled by the clock generator (9), the frequency of which in the synchronized state is twice as high as the frequency of the bit cells, and that after reaching of the synchronized state of both the pulse shaper and the clock control circuit, a clock phase signal or a data clock signal is generated only at each signal transition of the data signal and the low-pass filter (13) is switched to a lower limit frequency.

2. Arrangement according to claim 1, characterized in that the pulse shaper (3, 5) additionally generated from the data signal transitions data clock signals (DC) are derived from a clock pulse (CL) of the clock generator (9).

3. Arrangement according to claim 2, characterized in that the pulse shaper (3, 5) contains a counter (39) which is set to a predetermined position with each data signal transition and which emits the data clock signal (DC) until a predetermined higher position is reached and which receives the clock pulse with a clock frequency corresponding to the counter capacity corresponding to twice the bit cell frequency, which is higher than twice the bit cell frequency, constantly during the synchronization process and after synchronization has been reached until the predetermined higher position is reached.

4. Arrangement according to claim 1 or one of the following, in which the low-pass filter is an RC filter, characterized in that the change in the cut-off frequency of the low-pass filter (13) takes place by connecting or disconnecting an additional resistor (R 2) .

5. Arrangement according to claim 4, characterized in that the switching on and off of the additional resistor (R 2) is controlled by an opto-coupler (OC) lying in series therewith.