DE2903711A1

DE2903711A1 - Carrier synchroniser for phase modulated data receiver - analyses signal during setting up procedure to synchronise local carrier generated by counter from pulses

Info

Publication number: DE2903711A1
Application number: DE19792903711
Authority: DE
Inventors: Erich Burger
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1979-01-31
Filing date: 1979-01-31
Publication date: 1980-09-04

Abstract

During the setting up procedure for phase shift modulated data transmission, the transmitter carrier (T) is modulated by a constant frequency signal (B), resulting in the data signal (D1). At the receiver a local carrier (TR) is generated by a counter from clock pulses. A zero crossing detector generates pulses (D2) from the signal (D1), some of which coincide with zero crossings of the transmitted carrier (T1). A first timing circuit, with a duration ta slightly less than the carrier half-cycle, is reset by every pulse (D2) so that it only generates an output (Z1) when two consecutive pulses are spaced by ta or longer. The first timer output (Z1) triggers a second timer (Z2) with duration tb such that ta+tb is slightly longer than a carrier half cycle. If a zero crossling pulse (D2) occurs during an output (Z2) of the second timer, a synchronising pulse (R) is generated which resets the counter generating the local carrier (TR).

Description

Schaltungsanordnung zum Einstellen der Phase von empfangs-Circuit arrangement for setting the phase of receiving

seitig erzeugten Trägersignalen.side generated carrier signals.

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Einstellen der Phase von empfangsseitig erzeugten Trägersignalen bei einer Übertragung von Daten unter Verwendung von phasenmodulierten, insbesondere phasendifferenzmodulierten Datensignalen,wobei ein Frequenzteiler vorgesehen ist, der die Folgefrequenzen von Taktimpulsen durch einen konstanten Faktor teilt und die empfangsseitigen Trägersignale abgibt.The invention relates to a circuit arrangement for adjusting the phase of carrier signals generated at the receiving end when transmitting Data using phase-modulated, in particular phase-difference-modulated Data signals, a frequency divider being provided which divides the repetition frequencies of Clock pulses by a constant factor and divides the receiving-side carrier signals gives away.

Bei einer Übertragung von-Daten mit hohen Ubertragungsgeschwindigkeiten ist es üblich, als Datensignale mit Basisbandsignalen phasenmodulierte oder phasendiffexenzmodulierte Trägersignale zu verwenden. In der empfangenden Datenübertragungseinrichtung ist häufig ein adaptiver Entzerrer vorgesehen, der eine selbsttätige Entzerrung der empfangenen Datensignale durchführt. Zu Beginn einer Übertragung von Daten werden während einer Startprozedur bestimmte Datensignale übertragen, mit denen in kurzer Zeit die Phasen von in den Datensignalen enthaltenen Trägersignalen und Taktsignalen gefunden werden sollen und damit ein schnelles Einstellen des adaptiven Entzerrers erreicht werden soll.When data is transmitted at high transmission speeds It is customary to use phase-modulated or phase-difference-modulated data signals with baseband signals To use carrier signals. In the receiving data transmission device is often an adaptive equalizer is provided, which automatically equalizes the received data signals. At the beginning of a transfer of data will be transmit certain data signals during a start procedure, with which in a short time Time the phases of carrier signals contained in the data signals and clock signals are to be found and thus a quick setting of the adaptive Equalizer should be achieved.

Entsprechend einer internationalen Vereinbarung werden beispielsweise während der Startprozedur die Trägersignale mit Phasensprüngen von 1800 moduliert.According to an international agreement, for example during the start-up procedure, the carrier signals are modulated with phase jumps of 1800.

Auf der Empfangsseite werden für die Demodulation der Datensignale Trägersignale erzeugt, deren Phase möglichst gut mit den in den Datensignalen enthaltenen Trägersignalen übereinstimmt. Bei hohen Übertragungsgeschwindigkeiten fallen häufig nur wenige Perioden der Trägersignale in einen Modulationsabschnitt und die Einstellung der Phase der Trägersignale auf der Empfangsseite muß daher sehr schnell erfolgen.On the receiving side, the data signals are demodulated Carrier signals generated whose phase as closely as possible with that contained in the data signals Carrier signals. At high transfer speeds, they often fall just a few periods of the carrier signals in a modulation section and the setting the phase of the carrier signals on the receiving side must therefore take place very quickly.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordflung zum Einstellen der Phase von empfangsseitig erzeugten Trägersignalen anzugeben, mit der die Phase der Trägersignale zu Beginn einer Übertragung von Daten möglichst schnell erreicht wird.The invention is therefore based on the object of a circuit arrangement to set the phase of carrier signals generated at the receiving end, with which the phase of the carrier signals at the beginning of a transmission of data as possible is reached quickly.

Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs genannten Art gelöst durch ein erstes Zeitglied, das durch jeden Nulldurchgang der Datensignale auslösbar ist und das ein erstes Zeitsignal nach jeweils einer Zeitdauer abgibt, die geringfügig kleiner ist als die halbe Periodendauer der sendeseitigen Trägersignale, durch ein zweites Zeitglied, das durch das erste Zeitsignal ausgelöst wird und das während jeweils einer einem Erwartungszeitraum für die Nulldurchgänge entsprechenden Zeitraum ein zweites Zeitsignal erzeugt und durch einen Impulsformer, der immer dann einen den Frequenzteiler zurücksetzenden Rücksetzimpuls erzeugt, wenn während des zweiten Zeitsignals ein Nulldurchgang der Datensignale auftritt.According to the invention, the problem with the circuit arrangement is the initially mentioned type solved by a first timing element that passes through each zero of the Data signals can be triggered and that a first time signal after each time period emits, which is slightly smaller than half the period duration of the send-side Carrier signals, triggered by a second timing element, which is triggered by the first time signal and that during an expected period of time for the zero crossings corresponding time period a second time signal is generated and by a pulse shaper, which then always generates a reset pulse that resets the frequency divider, if a zero crossing of the data signals occurs during the second time signal.

Die Schaltungsanordnung gemäß der vorliegenden Erfindung hat den Vorteil, daß sie gegen Störungen der Datensignale weitgehend unempfindlich ist, da die Nulldurchgänge der Datensignale nur während eines Erwartungszeitraums ausgewertet werden. Außerdem stellt sie bereits nach wenigen Nulldurchgängen der Datensignale die Phase der Trägersignale ein. Weiterhin erfordert die Schaltungsanordnung einen sehr geringen Aufwand und sie ist als digital arbeitende integrierte Halbleiterschaltung realisierbar.The circuit arrangement according to the present invention has the advantage that it is largely insensitive to interference in the data signals, since the zero crossings of the data signals are only evaluated during an expected period. aside from that it sets the phase of the carrier signals after a few zero crossings of the data signals a. Furthermore, the circuit arrangement requires very little effort and expense it can be implemented as a digitally working integrated semiconductor circuit.

Ein digitaler Aufbau der Schaltungsanordung wird insbesondere dann auf einfache Weise erreicht, wenn als erstes Zeitglied ein erster Teiler vorgesehen ist, der bei jedem Nulldurchgang zurückgesetzt und anschließend freigegeben wird und der jeweils nach einer vorgegebenen Anzahl von an seinem Eingang anliegenden Taktimpulsen das erste Zeitsignal abgibt, mit dem er wieder gesperrt wird und/oder wenn als zweites Zeitglied ein zweiter Teiler vorgesehen ist, der durch das erste Zeitsignal zurückgesetzt und anschließend freigegeben wird, der gleichzeitig das zweite Zeitsignal abgibt und der nach einer vorgegebenen Anzahl von an seinem Eingang anliegenden Taktimpulsen das zweite Zeitsignal beendet und sich selbst sperrt.A digital structure of the circuit arrangement is in particular then achieved in a simple manner if a first divider is provided as the first timing element which is reset at each zero crossing and then released and each after a predetermined number of pending at its input Clock pulses emits the first time signal with which it is blocked again and / or if a second divider is provided as the second timing element, which is divided by the first Time signal is reset and then released, which simultaneously has the emits second time signal and after a predetermined number of at its input pending clock pulses ends the second time signal and locks itself.

Eine besonders hohe Störsicherheit der Schaltungsanordnung wird erreicht, wenn ein UND-Glied vorgesehen ist, das den zweiten Teiler nur dann freigibt, wenn das erste Zeitsignal und das zweite Zeitsignal nicht vorhanden sind.A particularly high interference immunity of the circuit arrangement is achieved, if an AND element is provided which only enables the second divider if the first time signal and the second time signal are not available.

Ein digitaler Aufbau des Impulsformers wird auf einfache Weise erreicht, wenn der Impulsformer aus einem Flipflop gebildet wird, das mit jeder Rückflanke des ersten Zeitsignals gesetzt wird, wenn gleichzeitig das zweite Zeitsignal an seinem Dateneingang anliegt, das danach durch jeweils einen Taktimpuls zurückgesetzt wird und das die Rücksetzimpulse abgibt.A digital structure of the pulse shaper is achieved in a simple way, if the pulse shaper is formed from a flip-flop, the one with each trailing edge of the first time signal is set if the second time signal is on at the same time its data input is present, which is then reset by a clock pulse and that emits the reset pulses.

Da die Einstellung der Phase der Trägersignale nur während der Startprozedur erfolgen soll ist es vorteilhaft, wenn ein Umschalter vorgesehen ist, der nur während einer vorgegebenen Zeitdauer zu Beginn der Übertragung von Datensignalen die Rücksetzimpulse zum Frequenzteiler durchschaltet.Since the adjustment of the phase of the carrier signals only during the start-up procedure is to take place, it is advantageous if a switch is provided that only during a predetermined period of time at the beginning of the transmission of data signals, the reset pulses switches through to the frequency divider.

Im folgenden wird ein Ausführungsbeispiel der Schaltungsanordnung anhand einer Zeichnung erläutert.The following is an embodiment of the circuit arrangement explained using a drawing.

Es zeigen: Fig. 1 ein Schaltbild der Schaltungsanordnung, Fig. 2 Zeitdiagramme von Signalen an verschiedenen Punkten der Schaltungsanordnung.They show: FIG. 1 a circuit diagram of the circuit arrangement, FIG. 2 timing diagrams of signals at different points in the circuit arrangement.

Die in Fig. 1 dargestellte Schaltungsanordnung ist in einem Datenempfänger angeordnet, dem über eine Ubertragungsstrekke Datensignale D1 zugeführt werden. Die Datensignale D1 stellen mit Basisbandsignalen modulierte phasen- oder phasendifferenzmodulierte Trägersignale dar. Zur Demodulation dieser Datensignale D1 werden empfangsseitig Trägersignale TR erzeugt, die sowohl phasen- als auch frequenzmäßig möglichst gut mit den in den Datensignalen D1 enthaltenen Trägersignalen übereinstimmen. Die Trägersignale TR werden mit Hilfe eines Frequenzteilers FT erzeugt, der die Folgefrequenz von in einem Taktgeber TG erzeugten Taktimpulsen T1 durch einen vorgegebenen konstanten Faktor teilt. Die Folgefrequenz der Taktimpulse Tl und der konstante Faktor sind so gewählt, daß die Folgefrequenz der Trägersignale TR gleich ist der Nennfrequenz der in den Datensignalen D1 enthaltenen Trägersignale. Der Frequenzteiler FT weist einen Rücksetzeingang auf, über den er zurücksetzbar ist und über den damit die Phase der Trägersignale TR veränderbar ist.The circuit arrangement shown in Fig. 1 is in a data receiver arranged, to which data signals D1 are fed via a transmission link. The data signals D1 represent phase or phase difference modulated modulated with baseband signals Carrier signals. To demodulate these data signals D1 are on the receiving end Carrier signals TR are generated that are as good as possible in terms of both phase and frequency match the carrier signals contained in the data signals D1. The carrier signals TR are generated with the help of a frequency divider FT, which the repetition frequency of clock pulses T1 generated in a clock generator TG by a predetermined constant Factor divides. The repetition frequency of the clock pulses Tl and the constant factor are chosen so that the repetition frequency of the carrier signals TR is equal to the nominal frequency of the carrier signals contained in the data signals D1. The frequency divider FT has a reset input via which it can be reset and via which the Phase of the carrier signals TR can be changed.

Die Schaltungsanordnung weist zwei Zeitglieder ZG1 und ZG2, einen Impulsformer JF. und einen Umschalter U auf, deren Funktion im folgenden zusammen mit dem in Fig. 2 dargestellten Zeitdiagramm beschrieben wird.The circuit arrangement has two timing elements ZG1 and ZG2, a Pulse shaper JF. and a changeover switch U, whose function is summarized below will be described with the timing diagram shown in FIG.

Bei dem in Fig. 2 dargestellten Zeitdiagramm sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte von verschiedenen Signalen dargestellt. Sendeseitig erzeugte Trägersignale, die durchgezogen dargestellt sind, weisen beispielsweise eine Folgefrequenz von 1800 Hz auf. Diese Trägersignale T werden im Datensender mit Basisbandsignalen B, die gestrichelt dargestellt sind, moduliert.In the timing diagram shown in Fig. 2, the abscissa the time t and, in the ordinate direction, the instantaneous values of various signals shown. Carrier signals generated on the transmitter side, which are shown in solid lines, have, for example, a repetition frequency of 1800 Hz. These carrier signals T are in the data transmitter with baseband signals B, which are shown in dashed lines, modulated.

Die Basisbandsignale weisen eine Taktfrequenz von 800 Hz auf und bewirken Phasensprünge der Trägersignale von 180°.The baseband signals have a clock frequency of 800 Hz and cause Phase jumps of the carrier signals of 180 °.

Die Trägersignale T werden mit diesen Basisbandsignalen B beispielsweise während 14 Modulationsabschnitten moduliert.The carrier signals T are with these baseband signals B, for example modulated during 14 modulation sections.

Die bei der Modulation erzeugten Datensignale D1,die dem Produkt aus den Basisbandsignalen B und den Taktsignalen T zugeordnet sind, werden über die Übertragungsstrecke zum Datenempfänger übertragen.The data signals D1 generated during the modulation, which the product from the baseband signals B and the clock signals T are assigned, are via the Transfer route to the data receiver.

Der Datenempfänger enthält einen Nulldurchgangsdetektor ND, der den Nulldurchgängen der Datensignale D1 zugeordnete Impulse D2 erzeugt. Aus diesen Impulsen D2 muß die Schaltungsanordnung diejenigen erkennen, die den Trägersignalen T zugeordnet sind, um die Phase der empfangsseitig erzeugten Trägersignale TR einzustellen. Die Impulse D2 werden dem Zeitglied ZG1 zugeführt, das nach jeweils einer Verzögerungszeit ta,die geringfügig kleiner ist als die halbe Periodendauer der Trägersignale T, ein Zeitsignal Z1 erzeugt.The data receiver contains a zero crossing detector ND, the Pulses D2 associated with zero crossings of the data signals D1 are generated. From these impulses D2, the circuit arrangement must recognize those assigned to the carrier signals T. are to adjust the phase of the carrier signals TR generated on the receiving side. the Pulses D2 are fed to the timing element ZG1 after a delay time ta, which is slightly smaller than half the period of the carrier signals T, a time signal Z1 is generated.

Das Zeitglied ZG1 ist wiedertriggerbar und die Verzögerungszeit ta wird damit mit jedem Impuls D2 erneut ausgelöst.The timing element ZG1 can be retriggered and the delay time ta is triggered again with each pulse D2.

Falls die Zeitdauer zwischen zwei Impulsen D2 kleiner ist als die Verzögerungszeit ta wird kein Zeitsignal Z1 abgegeben. Das Zeitglied ZG1 wird beispielsweise zu den Zeitpunkten t1 bis t3 jeweils ausgelöst. Die zum Zeitpunkt t3 ausgelöste Verzögerungszeit ta ist zum Zeitpunkt t4 beendet und das Zeitsignal Zl nimmt zu diesem Zeitpunkt den Binärwert 1 an.If the time between two pulses D2 is less than that Delay time ta, no time signal Z1 is output. The timer ZG1 is for example triggered at times t1 to t3. The at time t3 triggered Delay time ta ends at time t4 and time signal Zl increases the binary value 1 at this point in time.

Das Zeitsignal Z1 wird dem zweiten Zeitglied ZG2 zugeführt, das nach jeder Auslösung ein Zeitsignal Z2 erzeugt, dessen Dauer tb gleich ist dem Erwartungszeitraum, innerhalb dem ein einem Trägersignal T zugeordneter Nulldurchgang des Datensignals D1 auftritt. Wenn, wie zum Zeitpunkt t5, während des Zeitsignals Z2 ein Nulldurchgang des Datensignals D1 und damit ein Impuls D2 auftritt, erzeugt der Impulsformer JF einen Rücksetzimpuls R, der über einen Umschalter U dem Frequenz teiler FT zugeführt wird und diesen derart zurücksetzt, daß das von ihm erzeugte Trägersignal eine Phase von 0° aufweist.The time signal Z1 is fed to the second timing element ZG2, which after every time it is triggered, a time signal Z2 is generated, the duration tb of which is equal to the expected period, within which a zero crossing of the data signal assigned to a carrier signal T D1 occurs. If, as at time t5, a zero crossing occurs during time signal Z2 of the data signal D1 and thus a pulse D2 occurs, the pulse shaper JF generates a reset pulse R fed to the frequency divider FT via a switch U. and resets it in such a way that the carrier signal it generates has one phase of 0 °.

Mit dem Impuls D2 zum Zeitpunkt t5 wird die Verzögerungszeit ta des Zeitglieds ZG1 erneut ausgelöst. Zum Zeitpunkt t6 ist die Zeitdauer tb beendet und das Zeitsignal Z2 nimmt wieder den Binärwert O an. Ein ähnlicher Vorgang wie zwischen den Zeitpunkten t1 und t6 wiederholt sich zwischen den Zeitpunkten t5 und t7. Zum Zeitpunkt t8 tritt kein Nulldurchgang des Datensignals D1 auf, da die Nulldurchgänge der Basisbandsignale B und der Trägersignale T zusammenfallen und infolge der Übertragungseigenschaften der Ubertragungsstrecke das Datensignal Dl zu diesem Zeitpunkt die Nullinie nicht überschreitet. Zum Zeitpunkt t8 ist zwar das Zeitsignal Z2, das den Erwartungszeitraum definiert, vorhanden, jedoch tritt kein Impuls D2 auf. Die Phase des Trägersignals TR wird damit zu diesem Zeitpunkt nicht verändert und das Zeitsignal Z1 wird erst mit dem nächstfolgenden Impuls D2 zum Zeitpunkt t9 beendet. Die am Ausgang des Frequenzteilers FT abgegebenen Trägersignale TR stimmen phasen- und frequenzmäßig mit den in den Datensignalen D1 enthaltenen Trägersignalen T überein.With the pulse D2 at time t5, the delay time ta des Timer ZG1 triggered again. At time t6, the period tb ends and the time signal Z2 assumes the binary value O again. A process similar to that between times t1 and t6 are repeated between times t5 and t7. To the Time t8, no zero crossing of the data signal D1 occurs because the zero crossings of the baseband signals B and the carrier signals T coincide and as a result of the transmission properties of the transmission path, the data signal Dl does not reach the zero line at this point in time exceeds. At time t8, the time signal Z2 is the expected period defined, present, but no pulse D2 occurs. The phase of the carrier signal TR is therefore not changed at this point in time and the time signal Z1 only becomes ended with the next following pulse D2 at time t9. The one at the output of the frequency divider FT transmitted carrier signals TR agree in phase and frequency with the in the Data signals D1 contained carrier signals T match.

Als Zeitglied ZGA kann eine wiedertriggerbare monostabile Kippstufe verwendet werden. Zweckmäßigerweise wird das Zeitglied ZG jedoch aus einem Teiler TE1 gebildet, der die Folgefrequenz von Takt impulsen T2 durch einen vorgegebenen konstanten Faktor teilt. Wenn der Teiler TE1 nach dem Abzählen einer vorgegebenen Anzahl von Taktimpulsen T2 das Zeitsignal Z1 abgibt, wird er durch das Zeitsignal 21 gesperrt. Die Sperrung wird mit dem jeweils nächsten Impuls D2 aufgehoben, der den Teiler TE1 zurücksetzt.A retriggerable monostable multivibrator can be used as the timing element ZGA be used. However, the timing element ZG is expediently made up of a divider TE1 formed, which pulses the repetition frequency of clock pulses T2 by a predetermined constant factor divides. If the divider TE1 after counting a predetermined Number of clock pulses T2 emits the time signal Z1, it is determined by the time signal 21 blocked. The lock is canceled with the next pulse D2, the resets the divider TE1.

Das Zeitglied ZG2 kann ebenfalls als monostabile Kippstufe ausgebildet sein, jedoch ist es zweckmäßig, auch diese unter Verwendung eines Teilers TE2 aufzubauen, der die Folgefrequenz von Taktimpulsen T3 durch einen vorgegebenen Faktor teilt. Der Teiler TE2 gibt unmittelbar nach dem Rücksetzen und Freigeben durch das Zeitsignal Z1 das Zeitsignal Z2 ab. Wenn das Zeitsignal Z2, nach dem Abzählen einer vorgegebenen Anzahl von Taktimpulsen T3, beendet wird,wird auch der Teiler TE2 gesperrt. Die Freigabe des Teilers TE2 erfolgt über ein UND-Glied G, das ein Freigabesignal erzeugt, wenn das Zeitsignal Z1 und das invertierte Zeitsignal Z2 gleichzeitig vorhanden sind.The timing element ZG2 can also be designed as a monostable multivibrator be, however, it is advisable to build this up using a divider TE2, which divides the repetition frequency of clock pulses T3 by a predetermined factor. The divider TE2 gives immediately after resetting and enabling by the time signal Z1 from the time signal Z2. When the time signal Z2, after counting a predetermined Number of clock pulses T3 is ended, the divider TE2 is also blocked. the The divider TE2 is enabled via an AND element G, which generates an enable signal, if the time signal Z1 and the inverted time signal Z2 are present at the same time are.

Der Impulsformer JF ist als Flipflop F ausgebildet, das mit dem Ende des Zeitsignals Z1 gesetzt wird, wenn gleichzeitig das Zeitsignal Z3 vorhanden ist. Am Rücksetzeingang des Flipflops F2 liegen Taktimpulse T4 mit hoher Folgefrequenz an, die das Flipflop F sofort nach dem Setzen wieder zurücksetzen und auf diese Weise an seinem Ausgang den Rücksetzimpuls R erzeugen.The pulse shaper JF is designed as a flip-flop F, with the end of the time signal Z1 is set if the time signal Z3 is present at the same time. Clock pulses T4 with a high repetition frequency are present at the reset input of flip-flop F2 which reset the flip-flop F immediately after setting and on this Way to generate the reset pulse R at its output.

Da die Phase der Trägersignale TR nur während der Startprozedur eingestellt werden soll, werden die Rücksetzimpulse R dem Frequenzteiler FT über einen Umschalter U zugeführt.Since the phase of the carrier signals TR is only set during the start-up procedure is to be, the reset pulses R to the frequency divider FT via a switch U fed.

Während der Startprozedur ist der Umschalter in der durch- gezogen dargestellten Stellung und schaltet die Rücksetzimpulse R zum Frequenzteiler FT durch. Nach der Startprozedur wird der Umschalter U in die gestrichelt dargestelle Stellung gebracht und die Phase der Trägersignale TR wird damit nicht mehr verändert. Falls eine Schaltungsanordnung vorgesehen ist, die die Phase der Trägersignale nach der Startprozedur regelt, können entsprechende Regelsignale ebenfalls über den Umschalter U in der gestrichelt dargestellten Stellung dem Frequenzteiler FT zugeführt werden.During the start-up procedure, the switch is in drawn position shown and switches the reset pulses R to the frequency divider FT by. After the start procedure, the switch U is shown in dashed lines Positioned and the phase of the carrier signals TR is no longer changed. If a circuit arrangement is provided that the phase of the carrier signals according to controls the start procedure, corresponding control signals can also be sent via the switch U are fed to the frequency divider FT in the position shown in dashed lines.

6 Patentansprüche 2 Figuren6 claims 2 figures

Claims

P atentpansche Q circuit arrangement for adjusting the phase of carrier signals generated at the receiving end when using data transmission of phase-modulated, in particular phase-difference-modulated data signals, wherein a frequency divider is provided, which determines the repetition frequency of clock pulses divides a constant factor and emits the carrier signals at the receiving end, g e k e n n z e i C h n e t by a first timing element (ZG1), which runs through each zero crossing (D2) the D dimensional (D1) can be triggered and the sin first time signal (z1) after each emits a period of time (ta) that is slightly less than half the period of the carrier signals (T) on the transmit side, by a second timing element (ZC2), which is carried out by the first time signal (Z1) is triggered and that during each of an expected period a second time signal for the zero crossings (D2) corresponding time period (tb) (Z2) generated, and by a pulse shaper (, F), which then always uses the frequency divider (FT) adjusting reset pulse (k) generated if during the second timing signal (Z2) a zero crossing (D2) of the data signals (D1) occurs 2. Circuit arrangement according to claim 1, that is the first time element (f-ZG1) a first divider (TE1) is provided, which at each zero crossing (D2) is reset and then released and each after a specified Number of clock pulses (T2) present at its input the first time signal (Z1) with which it is blocked again.

3. Circuit arrangement according to claim 1 or claim 2, 3 fl d u r c h g e k e n n z e i c 1a n e t that as the second timing element (ZG2) a second divider (TE2) is provided, which is reset by the first time signal (Z1) and afterward is released, which simultaneously emits the second time signal (Z2) and the one after a predetermined number of clock pulses (T3) present at its input second time signal (Z2) ends and locks itself.

4. Circuit arrangement according to claim 3, d a d u r c h g e k e n n z e i c h n e t that an AND gate (G) is provided, which the second divider (TE2) only enabled when the first time signal (Z1) and the second time signal (z2) are not present.

5. Circuit arrangement according to one of claims 1 to 4, d a d u r c h g e k e n n n n e i c h n e t that the pulse shaper (JF) consists of a flip-flop (F) is formed, which is set with each trailing edge of the first time signal (Z1), if at the same time the second time signal (Z2) is applied to its data input, the is then reset by a clock pulse (T4) and the reset pulses (R) releases.

6. Circuit arrangement according to one of claims 1 to 5, d a d u r c h g e k e n n n n z e i c h n e t that a changeover switch (U) is provided which only during a predetermined period of time at the beginning of a transmission of the data signals (D1) switches the reset pulses (R) through to the frequency divider (FT).