DE2851825C2

DE2851825C2 - Integrated semiconductor circuit with MIS field effect transistors

Info

Publication number: DE2851825C2
Application number: DE19782851825
Authority: DE
Inventors: Hubertus von Dr.rer.nat. 8000 München Dewitz
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-11-30
Filing date: 1978-11-30
Publication date: 1987-03-12
Also published as: DE2851825A1

Abstract

Die Erfindung befasst sich mit der Aufgabe, die sogenannte "Bootstrap-Schaltung" hinsichtlich ihrer Reaktionsgeschwindigkeit und der Ausgepraegtheit ihrer Signale weiter zu verbessern. Erfindungsgemaess ist der Signalausgang der Bootstrapschaltung an den Teilerpunkt eines aus einem Kondensator und einem weiteren als Widerstand geschalteten MOS-Transistor bestehenden Spannungsteilers gelegt, wobei der Kondensator am Bezugspotential und der Transistor mit Drain und Gate am Versorgungspotential liegt. Ausserdem sind die beiden als Widerstand geschalteten Transistoren und - im Gegensatz zu den beiden Eingangstransistoren - als Depletiontyp-Transistoren ausgebildet. Durch diese Massnahmen laesst sich vor allem die Schaltgeschwindigkeit um mehr als die Haelfte verkuerzen. des Impulswandlers - und zwar ein Eingang direkt, der andereThe invention is concerned with the task of further improving the so-called "bootstrap circuit" in terms of its reaction speed and the distinctiveness of its signals. According to the invention, the signal output of the bootstrap circuit is connected to the divider point of a voltage divider consisting of a capacitor and another MOS transistor connected as a resistor, with the capacitor at the reference potential and the transistor with drain and gate at the supply potential. In addition, the two transistors connected as resistors and - in contrast to the two input transistors - are designed as depletion type transistors. These measures make it possible to reduce the switching speed by more than half. of the pulse converter - one input directly, the other

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit MIS-Feldeffekttransistoren vom Anreicherungstyp und einem Schaltungsteil, bei dem ein Signaleingang auf die Gateelektrode eines ersten und eines zweiten MIS-Feldeffekttransistors geschaltet und die Sourceelektroden dieser beiden Feldeffekttransistoren an ein gemeinsames Bezugspotential gelegt sind, bei dem außerdem der Drainanschluß des ersten MIS-Feldeffekttransistors über die Source-Drainstrecke eines dritten MIS-Feldeffekttransistors und der Drainanschluß des zweiten MIS-Feldeffekttransistors über die Source-Drainstrecke eines vierten MIS-Feldeffekttransistors an ein gemeinsames Versorgungspotential gelegt sind, bei dem ferner ein Schaltungspunkt zwischen dem ersten und dem dritten MIS-Feldeffekttransistor mit dem Gate des vierten MIS-Feldeffekttransistors und außerdem über einen Kondensator einerseits mit dem Gate des dritten MIS-Feldeffektransistors und andererseits mit einem Lastwiderstand verbunden und über diesen Lastwiderstand an das gemeinsame Versorgungspotential geschaltet ist, bei dem weiterhin der Lastwiderstand durch die Source-Drainstrecke eines fünften MIS-Feldeffekttransistors gegeben ist, dessen Gate am gemeinsamen Versorgungspotential liegt und bei dem schließlich ein zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor liegender Anschluß vorgesehen ist.The invention relates to an integrated semiconductor circuit with enhancement-type MIS field-effect transistors and a circuit part in which a signal input is connected to the gate electrode of a first and a second MIS field-effect transistor and the source electrodes of these two field-effect transistors are connected to a common reference potential, in which the drain terminal of the first MIS field-effect transistor is connected to a common supply potential via the source-drain path of a third MIS field-effect transistor and the drain terminal of the second MIS field-effect transistor is connected to a common supply potential via the source-drain path of a fourth MIS field-effect transistor, in which a circuit point between the first and the third MIS field-effect transistor is connected to the gate of the fourth MIS field-effect transistor and also via a capacitor on the one hand to the gate of the third MIS field-effect transistor and on the other hand to a load resistor and is connected to the common supply potential via this load resistor, in which the load resistor is further connected to the source-drain path of a fifth MIS field effect transistor, the gate of which is connected to the common supply potential and in which a connection is provided between the second and the fourth MIS field effect transistor.

Solche als Bootstrap-Stufen bekannten Schaltungsteile werden z. B. dann angewendet, wenn eine große kapazitive Last schnell auf den logischen Pegel "1" aufgeladen werden soll. Deshalb werden solche Schaltungen auch als Ausgang für interne Taktgeber in monolithisch integrierten MOS-Digitalschaltungen verwendet. Die Stufe ist z. B. in dem Buch von Becker und Mäder "Hochintegrierte MOS-Schaltungen" (1972) S. 75 beschrieben.Such circuit parts, known as bootstrap stages, are used, for example, when a large capacitive load is to be quickly charged to the logic level "1". For this reason, such circuits are also used as outputs for internal clock generators in monolithically integrated MOS digital circuits. The stage is described, for example, in the book by Becker and Mäder "Hochintegrierte MOS-Schhaltungen" (1972), p. 75.

Der Schaltungsteil ist in Fig. 1 dargestellt. Wie bei Bootstrap-Stufen allgemein üblich, sind sämtliche Feldeffekttransistoren vom Anreicherungstyp, was auch für den als Lastwiderstand dienenden fünften Tansistor gilt. Gewöhnlich sind die Transistoren als MOS-Transistoren ausgebildet, obwohl die Verwendung einer aus einem anderen Material als SiO₂ bestehenden Gateisolation durchaus denkbar ist. Die monolithische Herstellung bedingt dann in der Regel, daß die Feldeffekttransistoren auch vom selben Typ hinsichtlich ihrer Dotierungsverhältnisse sind.The circuit part is shown in Fig. 1. As is common practice with bootstrap stages, all field effect transistors are of the enhancement type, which also applies to the fifth transistor serving as a load resistor. The transistors are usually designed as MOS transistors, although the use of a gate insulation made of a material other than SiO ₂ is certainly conceivable. Monolithic production then generally requires that the field effect transistors are also of the same type in terms of their doping ratios.

Der Signaleingang E des Schaltungsteils ist mit den Gateelektroden des ersten MIS-Transistors T ₁ und des zweiten MIS-Transistors T ₂ verbunden, deren Sourceanschlüsse über die Source-Drainstrecke je eines weiteren MIS-Transistors an das gemeinsame Versorgungspotential V _DD geschaltet sind. Dabei ist dem ersten MIS-Transitor T ₁ der dritte MIS-Transistor T ₃ und dem zweiten MIS-Transistor T ₂ der vierte MIS-Transistor T ₄ zugeordnet.The signal input E of the circuit part is connected to the gate electrodes of the first MIS transistor T ₁ and the second MIS transistor T ₂ , whose source connections are connected to the common supply potential V _DD via the source-drain path of a further MIS transistor. The third MIS transistor T ₃ is assigned to the first MIS transistor T ₁ and the fourth MIS transistor T ₄ is assigned to the second MIS transistor T ₂ .

Ein zwischen dem ersten Transistor T ₁ und dem dritten Transistor T ₃ liegender Knoten a ist einerseits mit dem Gate des vierten Transistors T ₄ und andererseits mit der einen Elektrode eines Kondensators C ₁ verbunden, dessen zweiter Anschluß einerseits am Gate des dritten Transistors T ₃ und andererseits über die Source-Drainstrecke des als Widerstand geschalteten fünften MIS- Transistors T ₅ am gemeinsamen Versorgungspotential V _DD liegt. Der Gateanschluß des fünften MIS-Transistors T ₅ ist deshalb mit dem Drain dieses Transistors T ₅ verbunden und somit an das gemeinsame Versorgungspotential V _DD gelegt.A node a located between the first transistor T ₁ and the third transistor T ₃ is connected on the one hand to the gate of the fourth transistor T ₄ and on the other hand to one electrode of a capacitor C ₁ , the second connection of which is on the one hand connected to the gate of the third transistor T ₃ and on the other hand to the common supply potential V _DD via the source-drain path of the fifth MIS transistor T ₅ connected as a resistor. The gate connection of the fifth MIS transistor T ₅ is therefore connected to the drain of this transistor T ₅ and thus connected to the common supply potential V _DD .

Liegt der Signaleingang E der in Fig. 1 dargestellten Bootstrap-Stufe am logischen Pegel "1", so sind die beiden Transistoren T ₁ und T ₂ durchgesteuert, so daß die Spannung an dem zwischen dem zweiten Transistor T ₂ und dem vierten Transistor T ₄ liegenden und den Ausgang der in Fig. 1 dargestellten Stufe bildenden Anschluß b 0 Volt beträgt. Damit wird der Kondensator C ₁ auf die Spannung V _DD abzüglich des durch den fünften MIS-Transistors T ₅ bedingten Spannungsabfall aufgeladen. Wechselt der Eingang E auf den logischen Pegel "0", so werden die beiden Transistoren T ₁ und T ₂ gesperrt, wodurch das Gate des vierten Transistors T ₄ über den dritten Transistor T ₃ aufgeladen wird. Über den Kondensator C ₁ wird der Spannungsanstieg an das Gate des dritten Transistors T ₃ rückgekoppelt, wodurch der Transistor T ₃ niederohmiger und der Aufladevorgang begünstigt wird. Die Gatespannung des Transistors T ₃ wird über das Versorgungspotential V _DD angehoben, so daß das Gate des Transistors T ₄ bis auf das Versorgungspotential V _DD aufgeladen wird. Mit dieser Schaltung kann man somit maximale Taktspannung von V _DD - U _T (U _T = Spannungsabfall am Lastelement T ₅) und kurze Übergangszeiten zwischen den beiden Zuständen der Schaltung erreichen.If the signal input E of the bootstrap stage shown in Fig. 1 is at the logic level "1", the two transistors T ₁ and T ₂ are turned on, so that the voltage at the connection b between the second transistor T ₂ and the fourth transistor T ₄ and forming the output of the stage shown in Fig. 1 is 0 volts. The capacitor C ₁ is thus charged to the voltage V _DD minus the voltage drop caused by the fifth MIS transistor T _5. If the input E changes to the logic level "0", the two transistors T ₁ and T ₂ are blocked, whereby the gate of the fourth transistor T ₄ is charged via the third transistor T _3. The voltage increase is fed back to the gate of the third transistor T ₃ via the capacitor C ₁ , whereby the transistor T ₃ has a lower resistance and the charging process is promoted. The gate voltage of the transistor T ₃ is raised above the supply potential V _DD so that the gate of the transistor T ₄ is charged up to the supply potential V _DD . With this circuit, one can thus achieve a maximum clock voltage of V _DD - U _T ( U _T = voltage drop at the load element T ₅ ) and short transition times between the two states of the circuit.

Nun besteht die Möglichkeit, die Schaltung hinsichtlich der Stabilisierung ihrer Signale und hinsichtlich ihrer Schaltgeschwindigkeit weiter zu verbessern. So kann man z. B. einen RC-Spannungsteiler vorsehen, dessen Lastelement am gemeinsamen Betriebspotential V _DD, dessen zweites Element - ein Kondensator - am gemeinsamen Bezugspotential V _b und ein zwischen den beiden Elementen liegender Knoten einerseits den Ausgang c der so verbesserten Stufe bildet und andererseits an dem zwischen dem zweiten und dem vierten MIS-Transistor, also den Transistoren T ₂ und T ₄ vorgesehenen Anschluß b liegt. Dann hat man das aus Fig. 3 ersichtliche schaltungsmäßige Verhalten der Anordnung.It is now possible to further improve the circuit in terms of the stabilization of its signals and its switching speed. For example, an RC voltage divider can be provided, the load element of which is connected to the common operating potential V _DD , the second element - a capacitor - to the common reference potential V _b and a node located between the two elements forms the output c of the improved stage on the one hand and is connected to the connection b provided between the second and fourth MIS transistors, i.e. the transistors T ₂ and T ₄ . This gives the circuit behavior of the arrangement as shown in Fig. 3.

Wie jedoch gemäß der Erfindung erkannt wurde, läßt sich eine wesentlich weitere Verbesserung im elektrischen Verhalten der Bootstrap-Stufe erreichen, wenn man noch zusätzlich den fünften Transistor T ₅ und das Lastelement des Spannungsteilers, also eines sechsten MIS-Feldeffekttransistors T ₆, als Verarmungstyp-Transistoren und wenigstens den ersten und den zweiten MIS-Feldeffekttransistor als Anreicherungstyp-Transistoren ausbildet, wobei bevorzugt die Source- und Drainzonene sämtlicher Transistoren des Schaltungsteils denselben Leitungstyp aufweisen. Ferner stimmten die Anreicherungstyp-Transistoren einerseits und die Verarmungstyp-Transistoren andererseits jeweils bevorzugt in ihren Dotierungsverhältnissen überein.However, as has been recognized according to the invention, a significantly further improvement in the electrical behavior of the bootstrap stage can be achieved if the fifth transistor T ₅ and the load element of the voltage divider, i.e. a sixth MIS field effect transistor T ₆ , are additionally designed as depletion-type transistors and at least the first and second MIS field effect transistors are designed as enhancement-type transistors, with the source and drain zones of all transistors of the circuit part preferably having the same conductivity type. Furthermore, the enhancement-type transistors on the one hand and the depletion-type transistors on the other hand preferably each match in their doping ratios.

Eine entsprechend der eingangs gegebenen Definition und entsprechend der Erfindung ausgestaltete integrierte Halbleiterschaltung ist demgemäß dadurch gekennzeichnet, daß dem vierten MIS-Feldeffekttransistor T ₄ ein als Widerstand geschalteter sechster MIS-Feldeffekttransistor T ₆ parallel geschaltet ist, der mit seinem Sourceanschluß einerseits mit einem zwischen dem zweiten und dem vierten MIS-Feldeffekttransistor T ₂ und T ₄liegenden Anschlußpunkt b verbunden und andererseits über einen zweiten Kondensator C ₂ am gemeinsamen Bezugspotential V _b liegt und daß außerdem der fünfte und der sechste MIS-Feldeffekttransistor T ₅ und T ₆ des Schaltungsteils wenigstens im Gegensatz zum ersten und zweiten MIS-Feldeffekttransistor T ₁ und T ₂ als Verarmungstyp- Transistoren ausgestaltet sind.An integrated semiconductor circuit designed in accordance with the definition given at the outset and in accordance with the invention is accordingly characterized in that a sixth MIS field effect transistor T ₆ connected as a resistor is connected in parallel to the fourth MIS field effect transistor T ₄ , which is connected with its source connection on the one hand to a connection point b lying between the second and fourth MIS field effect transistors T ₂ and T ₄ and on the other hand is connected to the common reference potential V _b via a second capacitor C ₂ and that in addition the fifth and sixth MIS field effect transistors T ₅ and T ₆ of the circuit part are designed as depletion type transistors, at least in contrast to the first and second MIS field effect transistors T ₁ and T ₂ .

Bei der in Fig. 2 dargestellten und der Erfindung entsprechenden Anordnung ist außerdem ähnlich der in Fig. 1 dargestellten Anordnung auch der dritte und der vierte MIS-Feldeffekttransistor als Anreicherungtyp-Transistor ausgestaltet. Das auch gegenüber einer lediglich mit einem Spannungsteiler T ₆, C ₂ im Ausgang ausgestatteten Bootstrap-Stufe unterschiedliche Verhalten ist in Fig. 4 im Diagramm dargestellt.In the arrangement shown in Fig. 2 and corresponding to the invention, the third and fourth MIS field effect transistors are also designed as enhancement type transistors, similar to the arrangement shown in Fig. 1. The behavior, which is also different from that of a bootstrap stage equipped only with a voltage divider T ₆ , C ₂ at the output, is shown in the diagram in Fig. 4.

Hinsichtlich der Realisierung der beiden Kondensatoren C ₁ und C ₂ ist dabei zu sagen, daß diese in üblicher Weise als MIS-Kondensatoren, also bevorzugt als MOS-Kondensatoren, ausgebildet sind. Sie bestehen dann aus einer die Dotierung der Source- und Draingebiete der beteiligten Feldeffekttransistoren aufweisenden Zone im Halbleiterkristall als erste Kondensatorelektrode, einer der Gateisolation der Transistoren entsprechenden und die erste Kondensatorelektrode abdeckenden Isolierschicht als Dielektrikum und einer auf der Isolierschicht aufgebrachten Metallisierung oder dotierten Halbleiterschicht als zweite Kondensatorelektrode.With regard to the implementation of the two capacitors C ₁ and C ₂ , it should be noted that these are usually designed as MIS capacitors, i.e. preferably as MOS capacitors. They then consist of a zone in the semiconductor crystal containing the doping of the source and drain regions of the field effect transistors involved as the first capacitor electrode, an insulating layer corresponding to the gate insulation of the transistors and covering the first capacitor electrode as the dielectric, and a metallization or doped semiconductor layer applied to the insulating layer as the second capacitor electrode.

Stellt man unter sonst gleichen Verhältnissen eine in Fig. 2 dargestellte Schaltung her, bei der auch die Transistoren T ₅ und T ₆ als Transistoren vom Anreicherungstyp hergestellt sind, und eine Schaltung, bei der als einziger Unterschied gegenüber der zuerst genannten Schaltung der Umstand zu verzeichnen ist, daß die beiden Transistoren T ₅ und T ₆ vom Verarmungstyp sind, so wird man den aus den Fig. 3 und 4 ersichtlichen Unterschied selbst ohne weiteres feststellen können. Insbesondere wird man feststellen, daß trotz der identischen Bemessung und Dotierung die Schaltzeit der der Erfindung entsprechenden Anordnung auch gegenüber einer mit einem Spannungsteilerausgang ausgestatteten Bootstrap- Stufe etwa um die Hälfte und gegenüber einer lediglich der in Fig. 1 dargestellten Stufe um ein noch größeres Ausmaß gesunken ist. Durch den Signaleingang E, an dem das Signal E mit dem aus den Fig. 3 und 4 ersichtlichen gleichen Spannungsverlauf anhängig ist, wird der Knoten d zwischen dem fünften Transistor T ₅ und dem ersten Kondensator C ₁ auf V _DD vorgeladen und kann somit schneller auf höhere Spannungswerte angehoben werden, was bei einem Vergleich der Diagramme gemäß Fig. 3 und Fig. 4 ersichtlich ist.If, under otherwise identical conditions, a circuit as shown in Fig. 2 is produced in which the transistors T ₅ and T ₆ are also made as enhancement-type transistors, and a circuit in which the only difference from the first-mentioned circuit is the fact that the two transistors T ₅ and T ₆ are of the depletion-type, the difference evident from Figs. 3 and 4 can be easily determined. In particular, it will be found that, despite the identical dimensioning and doping, the switching time of the arrangement according to the invention has been reduced by about half compared to a bootstrap stage equipped with a voltage divider output, and by an even greater amount compared to a stage shown only in Fig. 1. Through the signal input E , to which the signal E with the same voltage curve as shown in Figs. 3 and 4 is attached, the node d between the fifth transistor T ₅ and the first capacitor C ₁ is precharged to V _DD and can thus be raised more quickly to higher voltage values, which can be seen when comparing the diagrams according to Fig. 3 and Fig. 4.

Um den angestrebten Effekt noch stärker herauszuarbeiten, empfiehlt es sich, wenn man die sich aufgrund des fünften MIS-Feldeffekttransistors T ₅ und des ersten Kondensators C ₁ ergebende RC-Zeit größer, insbesondere wesentlich größer (d. h. auf mindestens das Fünffache) als die sich aufgrund der Schaltung ergebende Aufladezeit für den Kondensator C ₂ einstellt. Damit wird erreicht, daß der Eintritt der am Knoten d liegenden Spannung in die Sättigung bzw. in das Maximum vor dem Eintritt der Spannung am Ausgang c der Stufe in die Sättigung erreicht wird.In order to achieve the desired effect even more, it is recommended that the RC time resulting from the fifth MIS field effect transistor T ₅ and the first capacitor C ₁ be set to be longer, in particular significantly longer (ie at least five times) than the charging time for the capacitor C ₂ resulting from the circuit. This ensures that the voltage at node d reaches saturation or maximum before the voltage at the output c of the stage reaches saturation.

Zu bemerken ist noch, daß auch die Transistoren T ₃ und T ₄ ggf. als Transistoren vom Verarmungstyp ausgestaltet sein können, wodurch man u. U. eine noch höhere Ausgangsspannung erhält.It should also be noted that the transistors T ₃ and T ₄ can also be designed as depletion-type transistors, which may result in an even higher output voltage.

Claims

1. Integrated semiconductor circuit with MIS field effect transistors of the enhancement type and a circuit part in which a signal input is connected to the gate electrode of a first and a second MIS field effect transistor and the source electrodes of these two field effect transistors are connected to a common reference potential, in which in addition the drain connection of the first MIS field effect transistor is connected to a common supply potential via the source-drain path of a third MIS field effect transistor and the drain connection of the second MIS field effect transistor is connected to a common supply potential via the source-drain path of a fourth MIS field effect transistor, in which a circuit point between the first and the third MIS field effect transistor is connected to the gate of the fourth MIS field effect transistor and also via a capacitor on the one hand to the gate of the third MIS field effect transistor and on the other hand to a load resistor and is connected to the common supply potential via this load resistor, in which the load resistor is further connected to the source-drain path of a fifth MIS field effect transistor is given, the gate of which is at the common supply potential and in which finally a connection is provided between the second and the fourth MIS field effect transistor, characterized in that a sixth MIS field effect transistor (T ₆ ) connected as a resistor is connected in parallel to the fourth MIS field effect transistor T ₄ , which is connected with its source connection on the one hand to a connection point (b) lying between the second and the fourth MIS field effect transistor (T ₂ and T ₄ ) and on the other hand is connected via a second capacitor (C ₂ ) to the common reference potential (V _b ) and that in addition the fifth and the sixth MIS field effect transistors (T ₅ and T ₆ ) of the circuit part are designed as depletion type transistors, at least in contrast to the first and second MIS field effect transistors (T ₁ and T ₂ ).

2. Device according to claim 1, characterized in that in addition to the first and the second MIS field effect transistor (T ₁ and T ₂ ), the third and the fourth MIS field effect transistor (T ₃ and T ₄ ) are also designed as enhancement type field effect transistors.

3. Device according to claim 1 or 2, characterized in that the RC time caused by the fifth MIS field effect transistor (T ₅ ) and the first capacitor (C ₁ ) is set greater than the charging time of the second capacitor (C ₂ ).

4. Device according to claims 1 to 3, characterized in that in the two transistors (T ₅ and T ₆ ) of the depletion type connected as resistors, the gate is connected to the drain of the transistor in question.

5. Integrated semiconductor circuit according to one of the preceding claims, characterized in that a time constant resulting from the dimensions of the fifth MIS field effect transistor (T ₅ ) and the first capacitor (C ₁ ) is at least five times a charging time which the second capacitor (C ₂ ) has.