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DE2833068A1 - Integrierte halbleitervorrichtung - Google Patents

Integrierte halbleitervorrichtung

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DE2833068A1
DE2833068A1 DE19782833068 DE2833068A DE2833068A1 DE 2833068 A1 DE2833068 A1 DE 2833068A1 DE 19782833068 DE19782833068 DE 19782833068 DE 2833068 A DE2833068 A DE 2833068A DE 2833068 A1 DE2833068 A1 DE 2833068A1
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Germany
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semiconductor
transistor
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zones
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DE19782833068
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Tadahiko Hotta
Terumoto Nonaka
Shin Yamashita
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Yamaha Corp
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Nippon Gakki Co Ltd
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Publication date
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Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

27. Juli 1978 78-Ν-3291 0ΪΆ-Η1 401-393
NIPPON GAKKI SEIZO K.K., Hamamatsu, Shizuoka, Japan
Integrierte Halbleitervorrichtung
Die Erfindung bezieht sich auf eine integrierte Halbleitervorrichtung, und zwar insbesondere auf eine integrierte Halbleitervorrichtung mit Transistoren, die eine triodenartige, nichtgesättigte Spannungs/Strom-Kennlinie besitzen, und mit Transistoren, welche eine bipolartransistorartige gesättigte Strom/Spannungs-Kennlinie aufweisen.
Auf dem Gebiet der Herstellung von integrierten Halbleiterschaltungen wurde versucht, in einem gemeinsamen Halbleitersubstrat einen Vertikal-Sperrschichtfeldeffekttransistor (Vertikal-JFET), einer bestimmten Bauart, die oftmals als statischer Induktionstransistor bezeichnet wird, und einen Bipolartransistor der Lateral- oder Vertikal-Bauart, dadurch auszubilden, daß man diese Transistoren unter Verwendung gemeinsamer Ausbildungsverfahren in vielen ihrer Ausbildungsschritte herstellt.
Bekanntlich hat ein Vertikal-JFET unter anderem die folgenden günstigen Merkmale und Vorteile: a) Hohe Eingangsimpedanz,
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b) große Steilheit Gm, c) kein MinoritätsträgerSpeichereffekt, d) niedriger Serienwiderstand des Gates, e) hohe Durchbruchspannung, f) kleine Zwischenelektrodenkapazität, g) geringere Rauscheigenschaften und h) negative Temperatureigenschaft. Ein Vertikal-JFET zeigt somit diese Merkmale bei Anwendung in linearen Schaltungen und ähnlichen Vorrichtungen. Dieser Vertikal-JFET gehört jedoch zu der Bauart, die normalerweise sich im Ein-Zustand befindet und demgemäß treten bei diesem Transistor gewisse Schwierigkeiten beispielsweise im Vorspannsystem und bei Schaltungsverbindungen auf. Demgemäß besteht die Notwendigkeit, daß dieser Vertikal-JFET mit einem Bipolartransistor kombiniert wird, wenn unter Verwendung dieses Transistors eine integrierte Schaltung gebildet wird. Wenn, wie oben erwähnt, ein Bipolartransistor mit einem Vertikal-JFET kombiniert werden soll, so ist es vom Standpunkt der Herstellung aus gesehen vorteilhaft, einen Bipolartransistor der Lateral-Bauart wegen der Einfachheit seiner Herstellung zu verwenden. Ein lateraler Bipolartransistor sieht jedoch aufgrund seiner Natur nicht hinreichend zweckmäßige Eigenschaften im Hinblick auf seine Struktur vor, und dieser Bipolartransistor wird nur zur Darstellung sehr begrenzter Funktionen verwendet.
Im Gegensatz dazu zeigt ein Vertikal-Bipolartransistor hinreichend zweckmäßige strukturmäßige Eigenschaften und kann daher für verschiedene Funktionen benutzt werden. Wenn jedoch dieser vertikale Bipolartransistor zur Integration gemeinsam mit einem Vertikal-JFET angewandt wird, so tritt oftmals der Fall auf, daß zum Zwecke der Vereinfachung der Herstellungsschritte der Kollektor und die Drain, die Basis und das Gate und der Emitter und die Source dieses Bipolartransistors und dieses FET unter Verwendung eines gemeinsamen Epitaxialwachstumsverfahrens bzw. gemeinsamen DiffusionsVerfahrens ausgebildet werden. Auf diese Weise kann ein gewisser Kompromiß hinsichtlich deren Eigenschaften nicht
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.5-
vermieden werden. Insbesondere bilden die Breite und die Störstellenkonzentration der Basiszone des Vertikal-Bipolartransistors wichtige Parameter für die Eigenschaften dieses Bipolartransistors. Nichtsdestoweniger sind diese Punkte dadurch bestimmt, daß man die Tiefe und die Störstellenkonzentration der- Gatezone des Vertikal-JPET in Betracht zieht. In dieser Hinsicht sind die dem Vertikal-Bipolartransistor innewohnenden Eigenschaften in einem gewissen Ausmaß einerBeschränkung unterworfen. In ähnlicher Weise sind die Eigenschaften des erwähnten FET ebenfalls in unvermeidbarer Weise gewissen Einschränkungen unterworfen. Zur Beseitigung derartiger Einschränkungen wäre es erforderlich, den Vertikal-JFET und den Vertikal-Bipolartransistor gesondert herzustellen. Dies hat jedoch komplizierte Herstellungsschritte zur Folge und vermindert demgemäß den Wert und Vorteil der Integration um die Hälfte.
In der nicht vorveröffentlichten japanischen Patentanmeldung 52-50258 wird ein Bipolartransistor mit Vertikalstruktur beschrieben, der zur Integration mit einem Vertikal-JFET geeignet ist. Dieser Bipolartransistor kann leichter integral mit dem Vertikal-JFET,verglichen mit der bekannten konventionellen Vertikal-Bipolartransistor-Struktur, ausgebildet werden, wobei aber nicht die gleichen Herstellungsschritte wie die bei der Herstellung des Vertikal-JFET verwendet werden können. Auch tritt bei der Integration mit dem Vertikal-JFET notwendigerweise eine gewisse BetriebsVerschlechterung infolge der Konstruktionsanforderungen des Vertikal-JFET auf.
Zusammenfassung der Erfindung. Das Hauptmerkmal der erfindungsgemäßen integrierten Halbleitervorrichtung besteht darin, daß ein Vertikal-Sperrschicht-FET mit einer triodenartigen, nichtgesättigten Charakteristik und ein weiterer Vertikal-Sperrschicht-FET mit pentodenartiger Sättigungscharakteristik gemeinsam auf einem Halbleitersubstrat ausgebildet werden, wobei diese Transistortypen Strukturen aufweisen, die einander im wesentlichen gleichen. Mit dem Ausdruck "Strukturen, die einander im wesentli-
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chen gleichen" werden insbesondere die Gatezonen dieser beiden Transistoren gemeint. D.h. diese Zonen der zwei Transistoren werden in einem derartigen Muster ausgebildet, daß sie bei Betrachtung im Schnitt zwei Teile aufweisen. Im Vertikal-Sperrschicht-FET der nichtgesättigten Bauart ist der Abstand zwischen den obenerwähnten beiden Teilen der Gatezone derart bestimmt, daß dieser Teil sandwichartig zwischen diesen beiden Teilen als ein vertikal leitender Kanal wirkt, wohingegen im Sättigungs-FET der gleiche Abstand derart bestimmt ist, daß der sandwichartig zwischen den beiden Teilen der Gatezone befindliche Teil normalerweise (bei Vorspannung Null) durch die sich von den zwei Teilen der Gatezone aus erstreckenden Verarmungslagen abgeschnürt (pinched off) wird. Die Sourcezone des Sättigungs-Typ-FET ist derart ausgebildet, daß sie zwischen den beiden Teilen der Gatezone in benachbarter Beziehung dazu liegt.
Gemäß diesen baulichen Merkmalen der Erfindung können diese zwei Arten von Transistoren gemeinsam hergestellt werden, und zwar unter gemeinsamer Verwendung der Herstellungsschritte, wie beispielsweise des Epitaxialwachstumsverfahrens oder des Diffusionsverfahrens, wobei nur die planaren geometrischen Abmessungen der entsprechenden Transistoren spezifiziert werden.
Weil diese beiden Arten von erfindungsgemäß verwendeten Transistoren eine gleichartige Struktur aufweisen, tritt darüber hinaus kaum der Nachteil auf, daß die für den einen der Transistoren spezifizierten Parameter die inhärenten Eigenschaften des anderen der Transistoren verschlechtern. Vielmehr werden die erwünschten Eigenschaften dieser beiden Transistorarten vorgesehen, ohne in merklicher Weise verschlechtert zu werden.
Allgemein hat sich daher die Erfindung das Ziel gesetzt, eine neue integrierte Halbleitervorrichtung vorzusehen, die Transistoren mit einer nichtgesättigten Spannungs/Strom-Kennlinie wie bei einer Vakuumröhre aufweist,und ferner Transistoren mit einer gesättigten Spannungs/Strom-Kennlinie wie bei einem Bipolartransistor besitzt, wobei die beiden Transistorarten integral auf
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dem gleichen Halbleiterkörper ausgebildet sind und leicht hergestellt werden können, ohne daß innewohnende gewünschte Eigenschaften dieser beiden Transistorarten geopfert werden müssen.
Eine erfindungsgemäße integrierte Halbleitervorrichtung weist mindestens einen ersten Vertikal-JFET und mindestens einen zweiten Vertikal-JFET, beide integral in einem Halbleiterkörper ausgebildet, auf. Sowohl die ersten als auch die zweiten Vertikal-JFET 's sind zueinander gleich ausgebildet, auf welche Weise deren gleichzeitige Ausbildung dadurch gestattet wird, daß man auf das gleiche Herstellungsverfahren vertraut. Dem ersten Vertikal-JFET werden jedoch solche körperlichen Abmessungen und Störstellenkonzentrationen für seine entsprechenden konstituierenden Halbleiterzonen erteilt, daß eine triodenartige, ungesättigte Spannungs/Strom-Charakteristik vorgesehen wird, wohingegen der zweite Vertikal-JFET solche körperlichen Abmessungen und Störstellenkonzentrationen für seine entsprechenden konstituierenden Halbleiterzonen besitzt, daß er eine bipolartransistorartige gesättigte Spannungs/Strom-Charakteristik zeigt.
Weitere Vorteile, Ziele und Einzelheiten der Erfindung ergeben · sich insbesondere aus den Ansprüchen sowie aus der Beschreibung von Ausführungsbeispielen anhand der Zeichnung; in der Zeichnung zeigt:
Fig. 1 einen schematischen Vertikalschnitt eines Ausführungsbeispiels einer erfindungsgemäßen integrierten Halbleitervorrichtung;
Fig. 2A und 2B Darstellungen von Spannungs/Strom-Kennlinien der ersten bzw. zweiten Vertikal-JFET's in der Vorrichtung der Fig. 1;
Fig. 3 eine beispielhafte Darstellung der Drainstrom/ Grenzkennlinie des zweiten Vertikal-JFET der Vor-
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Fig. 1 zeigt im Vertikalschnitt ein Beispiel einer erfindungsgemäßen integrierten Halbleitervorrichtung, die einen Halbleiterkörper 10 aufweist, in dem integral mindestens ein erster Vertikal-JFET mit einer triodenartigen, ungesättigten Spannungs/ •Strom-Kennlinie und mindestens ein zweiter Vertikal-JFET mit einer bipolartransistorartigen gesättigten Spannungs/Strom-Kennlinie ausgebildet ist. Der Halbleiterkörper besteht aus schwach dotiertem ρ -Type-Halbleitersubstrat 12 und einer schwach dotierten n~Type-Halbleiterlage 18, die auf dem Substrat 12 dadurch , ausgebildet ist, daß man beispielsweise das bekannte Epitaxialwachstumsverfahren verwendet. Das Substrat 12 und die Lage 18 können beispielsweise aus Silicium bestehen. Die Störstellenkonzentration für die Lage 18 kann im allgemeinen in der Größenord-
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nung von 10 bis 10 Atome/m im Falle von aus Silicium bestehendem Halbleitermaterial liegen. Die Halbleiterlage 18 wird gebildet durch isolierte Inselzonen 18a und 18b, die voneinander durch ein Isolationsgittdr 20 isoliert sind, und die auch vom Substrat 12 durch stark dotierte n+-Type-vergrabene Zonen 14 und 16 isoliert sind. Das Isolationsgitter 20 kann aus einem Halbleitermaterial, wie beispielsweise Siliciumdioxid,oder einem p-Type-Halbleiter bestehen. Dig vergrabenen Zonen 14 und 16 können beispielsweise gebildet werden durch selektive Diffusion geeigneter Störstellenelemente an der entsprechenden Oberfläche des Substrats 12 vor dem Aufwachsen der Halbleiterlage 18. Die Störstellenkonzentration für die n+-Type-Zonen 14 und 16 kann allgemein in der Größenordnung von 10 bis 10 Atome/m für Silicium liegen.
In der Nähe der oberen Oberfläche (Oberseite) der Inselzone 18a ist eine stark dotierte p+-Type-Zone 12 ausgebildet, die ein maschenartiges oder streifenartiges Muster in Draufsicht aufweist und drei Fingerteile besitzt, deren jeder zum benachbarten mit einem Abstand d^ hinweist. In den oberen Teilen dieser Teile der Inselzone 18a, die von den Fingerteilen der Zone 22 umgeben oder dazu sandwichartig angeordnet sind, sind stark
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.a.
dotierte η -Type-Halbleiterzonen 26 und 28 ausgebildet. In ähnlicher Weise ist in der Nachbarschaft der Oberseite der Inselzone 18b eine stark dotierte ρ -Type-Zone 24 vorgesehen, die ein maschenförmiges oder streifenförmiges Muster in Draufsicht aufweist und drei Fingerteile besitzt, deren jeder zum benachbarten mit einem Abstand d„ hinweist. Die oberen Teile dieser Teile der Inselzone 18b, die durch die entsprechenden Fingerteile der Zone 24 umgeben oder sandwichartig angeordnet sind, sind mit stark dotierten η -Type-Zonen 32 und 34 ausgestattet. Im Ausfuhrungsbeispiel sind ferner in der Nachbarschaft der Oberseiten der Inselzonen 18a und 18b stark dotierte n+-Type-Zonen 30 und 36 vorgesehen, um die Zonen 14 und 16 aus der Oberfläche dieser Zonen 18a bzw. 18b durch diese Zonen herauszuführen. Die Zonen 30 und 36 können sich zur Berührung der Zonen 14 bzw. 16 erstrecken. Auf den entsprechenden Zonen 22-36 sind Ohm'sche Kontaktelektroden 38-52 abgeschieden. Die Störstellenkonzentration für die ρ -Type-Zonen 22 und 24 kann im allgemeinen in der Größenordnung von 1O bis 10 Atome/m liegen. Die Störstellenkonzentration für die η -Type-Zonen 26-36 kann in der Größenordnung von 10 bis 10 Atome/m liegen. Das Bezugszeichen 54 repräsentiert eine Passivierungsschicht aus einem Isolatormaterial, wie beispielsweise Siliciumdioxid.
Der erwähnte erste Vertikal-JFET besteht aus den Zonen 14, 18a, 22, 26 und 28. Insbesondere dient die Zone 14 als die Drain, die Zone 22 als das Gate, die Zonen 26 und 28 als Sourceelektroden und diejenigen Teile der Zone 18a, die durch die entsprechenden Fingerteile der Gatezone 22 umgeben sind, dienen als Stromkanäle orientiert senkrecht zur Oberseite der Zone 18a. In ähnlicher Weise besteht der zuvor erwähnte zweite Vertikal-JFET aus der Zone 16 (Drain), Zone 24 (Gate), den Zonen 32 und 34 (Sourceelektroden) und denjenigen Teilen (Stromkanälen) der Zone 18b, die von den entsprechenden Fingerteilen der Gatezone 24 umgeben sind. Es sei jedoch darauf hingewiesen, daß die Drainzonen 14 und 16 und die Sourcezonen 26, 28, 32 und 34 in ihrer Funktion miteinander jeweils austauschbar sind.
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Die körperlichen Abmessungen und die Störsfcellenkonzentration für die entsprechenden Zonen, welche den ersten Vertikal-JFET bilden,.sind derart bestimmt, daß der erste Vertikal-JFET eine triodenartige, nichtgesättigte Spannungs/Strom-Charakteristik zeigt. Dem zweiten Vertikal-JFET werden demgegenüber eine solche körperliche Abmessung und Störstellenkonzentration für die entsprechenden konstituierenden Zonen gegeben, daß er eine bipolartransistorartige gesättigte Spannungs/Strom-Kennlinie besitzt. Im allgemeinen sind die Abstände d.. und d„, d.h. die Gatebreiten der Vertikal-JFET's,und die Störstellenkonzentration der Stromkanalzonen besonders kritisch zur Bestimmung der Charakteristik der Vertikal-JFET's. Wie beim zweiten Vertikal-JFET ist es vorzuziehen, die Gatebreite d2 derart zu bestimmen, daß die Stromkanalzonen vollständig verarmt sind nur durch das Diffusionspotential zwischen den Kanalzonen und der Gatezone, und daß der Vertikal-JFET eine gute Grenzcharakteristik vorsieht.
Unter den folgenden Konstruktionsbedingungen sind die Drainspannungs (V )/Drainstrom (I )-Kennlinien der ersten und zweiten Vertikal-JFETls in den Fig. 2A bzw. 2B gezeigt und die Grenzfrequenz (f)-Kennlinie des zweiten Vertikal-JFET in Fig.
Kons truktionsbedingungen
a) Störstellenkonzentration für Zonen 18a und 18b:
19 3
Ungefähr 5 χ 10 Atome/m, ?
b) Dicke der Zonen 18a und 18b:
Ungefähr 5 Mikrometer?
c) Diffusionstiefe der Zonen 26, 28, 32 und 34: 0,1 bis 0,5 Mikrometer?
d) Diffusionstiefe der Zonen 22 und 24: 2 bis 3 Mikrometer?
e) Gatebreite d,: 6 bis 10 Mikrometer, und
f} Gatebreite d2: 4 bis 6 Mikrometer.
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.11·
Wie man aus Fig. 2A erkennt, ist die Spannungs/Strom-Kennlinie des ersten Vertikal-JFET ähnlich wie bei einer Triodenvakuumröhre. Ebenso zeigt Fig. 2B deutlich, daß der zweite Vertikal-. JFET eine gesättigte Spannungs/Strom-Kennlinie ähnlich wie bei einem Bipolartransistor vorsieht, und zwar mit einer hohen Stromverstärkung und auch einer hohen umgekehrten Drain-Source-Durchbruchspannung. Ferner hat der Vertikal-JFET, wie in Fig. 3 gezeigt, eine gute Frequenzansprechcharakteristik. In den Fig. 2A und 2B repräsentiert V„ die an Gate und Source des ersten Vertikal-JFET angelegte Gatespannung, und I_. repräsentiert den Gatestrom, der in das Gate des zweiten Vertikal-JFET fließt.
Wie oben erläutert, haben sowohl der erste als auch der zweite Vertikal-JFET im wesentlichen die gleiche allgemeine Anordnung, und die Kennlinien oder Charakteristika der entsprechenden Vertikal-JFET 's können nahezu unabhängig voneinander optimal bestimmt werden, beispielsweise durch individuelle Auswahl der Gatebreiten für die entsprechenden vertikalen JFET's, ohne die anderen Konstruktionsbedingungen zu ändern. Demgemäß können sowohl die ersten als auch die zweiten Vertikal-JFET's leicht gleichzeitig ausgebildet werden, dadurch daß man das gleiche Herstellungsverfahren verwendet. Auf diese Weise ist die erfindungsgemäße integrierte Halbleitervorrichtung leicht herzustellen, ohne gewünschte Eigenschaften der zwei Arten von Komponententraneistoren zu opfern.
Die erfindungsgemäße integrierte Halbleitervorrichtung besitzt eine ausgezeichnete hohe Durchbruchspannung. Somit ist sie zur Anwendung bei linearen Schaltungen geeignet. Im Hinblick auf die Tatsache, daß eine große Gemeinsamkeit bei den Herstellungsschritten bezüglich einer statischen Induktionstransistorlogik-Integrationsschaltung (SITL) vorliegt, kann die erfindungsgemäße integrierte Halbleiterschaltung gemeinsam mit einer SITL-Schaltung in einer integrierten Schaltung ausgebildet sein.
Es sei bemerkt, daß die Leitfähigkeitstypen der entsprechenden Halbleiterzonen als ganzes umgekehrt werden können. Ferner kann die Anzahl der Stromkanäle der entsprechenden Vertikal-JFET's
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willkürlich und unabhängig voneinander geändert werden.
Zusammenfassend sieht die Erfindung eine integrierte Halbleitervorrichtung vor mit mindestens einem ersten Vertikal-Sperrschicht-Feldeffekttransistor (Vertikal-JFET) mit einer triodenartigen ungesättigten Spannungs/Strom-Kennlinie und mit mindestens einem zweiten Vertikal-JFET mit einer bipolartransistorartigen gesättigten Spannungs/Strom-Kennlinie, wobei diese beiden Transistoren integral in einem Halbleiterkörper ausgebildet sein. Sowohl der erste als auch der zweite vertikale JFET besitzt eine im ganzen gleichartige Anordnung zueinander, wodurch die gleichzeitige Ausbildung dieser Transistoren durch die gleichen Herstellungsverfahren gestattet wird, ohne daß die guten Kennlinien dieser beiden Transistor-Arten geopfert werden.
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L e e r s e i t e

Claims (6)

Patentansprüche
1.) Integrierte Halbleitervorrichtung mit mindestens einem ersten Sperrschicht-Feldeffekttransistor und mindestens einem zweiten Sperrschicht-Feldeffekttransistor, die beide in einem einzigen gemeinsamen Halbleiterkörper ausgebildet sind, dadurch gekennzeichnet, daß der erste Transistor folgendes aufweist: eine erste Halbleiterzone mit einer ersten Leitfähigkeitstype und ausgebildet in dem Halbleiterkörper, eine Gatezone mit einer zweiten Leitfähigkeitstype entgegengesetzt zur ersten Leitfähigkeitstype und vorgesehen in der ersten Halbleiterzone zur Umgebung von mindestens einem Teil der ersten Halbleiterzone, wodurch mindestens eine Stromkanalzone definiert wird, die senkrecht zu einer Oberfläche des Halbleiterkörpers definiert ist, mindestens eine Sourcezone mit der ersten Leitfähigkeitstype und vorgesehen an einem Ende der Stromkanalzone, und mit mindestens einer Drainzone mit der ersten Leitfähigkeitstype und vorgesehen am anderen Ende der Stromkanalzone, wobei die entsprechenden erwähnten Zonen den ersten Transistor mit solchen körperlichen Abmessungen und Störstellenkonzentrationen definieren, daß der erste Transistor leitend gemacht werden kann, um eine ungesättigte Drainspannung/ Drainstrom-Kennlinie vorzusehen, und durch einen zweitän Transistor, der folgendes aufweist: eine zweite Halbleiterzone mit der erwähnten ersten Leitfähigkeitstype und ausgebildet in dem Halbleiterkörper, aber isoliert gegenüber der ersten Halbleiterzone, eine Gatezone mit der erwähnten zweiten Leitfähigkeitstype und vorgesehen in der erwähnten zweiten Halbleiterzone zur Umgebung von mindestens einem Teil der zweiten Halbleiterzone, wodurch mindestens eine Stromkanalzone senkrecht orientiert zu der erwähnten einen Oberfläche des Halbleiterkörpers gebildet wird, mindestens eine Sourcezone mit der ersten Leitfähigkeitstype vorgesehen an einem Ende der Stromkanalzone des zweiten Transistors, und mit mindestens einer Drainzone mit der ersten Leitfähigkeitstype und vorgesehen am anderen Ende der Stromkanalzone des zweiten Transistors, wobei die entsprechenden den zweiten Transistor bildenden Zonen solche körperliche Abmessungen und Störstellenkonzentrationen besitzen, daß der zweite Transistor
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leitend gemacht werden kann, um eine gesättigte Drainspannungs/ Drainstrom-Kennlinie zu liefern.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß eine der erwähnten Sourcezone und Drainzone jedes der ersten und zweiten Transistoren in der Nachbarschaft der erwähnten einen Oberfläche des Halbleiterkörpers vorgesehen ist.
3. Vorrichtung nach Anspruch 1 und/oder 2, dadurch gekennzeichnet, daß die Gatezone jedes der ersten und zweiten Transistoren in der Nähe der erwähnten einen Oberfläche des Halbleiterkörpers vorgesehen ist.
4» Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 2, gekennzeichnet durch Halbleiterzonen mit der erwähnten ersten Leitfähigkeitstype und vorgesehen in dem Halbleiterkörper, um die verbleibenden anderen der Source- und Drainzonen der ersten und zweiten Transistoren jeweils elektrisch heraus zu der erwähnten einen Oberfläche des Halbleiterkörpers zu führen.
5. Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten HalbleiterZonen aus Silicium aufgebaut sind Mit einer Störstellenkonzenträtion zwischen 1O18 und 1O21 Atome/m3/ daß die Souree- und Drainzonen von sowohl den ersten als auch den zweiten Transietoren aus Silicium mit einer Störstellenkonzentration zwischen 10 und 10 Atome/m aufgebaut sind, und daß die erwähnten Gatezonen der beiden ersten und zweiten Transistoren aus Silicium mit einer Störstellenkon-
24 27 3 zentration zwischen 10 und 10 Atome/m bestehen.
6. Vorrichtung nach einem oder mehreren der vorhergehenden Ansprüche, insbesondere nach Anspruch 2, dadurch gekennzeichnet, daß die Breite der Stromkanalzone des erwähnten zweiten Transistors längs der erwähnten einen Oberfläche nicht größer ist als die des erwähnten ersten Transistors.
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DE19782833068 1977-07-27 1978-07-27 Integrierte halbleitervorrichtung Granted DE2833068A1 (de)

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JP9014677A JPS5425175A (en) 1977-07-27 1977-07-27 Integrated circuit device

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