DE2758106C2 - Read and refresh circuit for logic signals - Google Patents
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- DE2758106C2 DE2758106C2 DE19772758106 DE2758106A DE2758106C2 DE 2758106 C2 DE2758106 C2 DE 2758106C2 DE 19772758106 DE19772758106 DE 19772758106 DE 2758106 A DE2758106 A DE 2758106A DE 2758106 C2 DE2758106 C2 DE 2758106C2
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Description
Lese- und Auffrischschaltungen sir ύ schon längst in der Technik bekannt Eine Optimierung der Wirkung dieser Schaltungen ist in »Optimization of the Latching Pulse for Dynamic Flipflop Sensors« von W. T. L y η c h und H. J. B ο 11, I.EE.E. Journal of Solid State Circuits, Band SC-9, Nr. 2, April 1974, S. 49-54 und »Storage Array and Sense/Refresh Circuit for Single Transistor Memory Cells« von K. U. Stein, A. Sihling und E. Doer ing, I.E.EE. Journal of Solid State Circuits, Band SC-7, Nr. 5, Oktober 1972, S. 336-340, beschrieben. Read and refresh circuits have long been known in technology. Optimization of the effect of these circuits is described in "Optimization of the Latching Pulse for Dynamic Flip-Flop Sensors" by WT L y η ch and HJ B ο 11, I.EE.E. Journal of Solid State Circuits, Volume SC-9, No. 2, April 1974, pp. 49-54 and "Storage Array and Sense / Refresh Circuit for Single Transistor Memory Cells" by KU Stein, A. Sihling and E. Doer ing , IEEE. Journal of Solid State Circuits, Volume SC-7, No. 5, Oct. 1972, pp. 336-340.
Die Lese- und Auffrischschaltungen wiesen bisher aber die Nachteile eines außerordentlich großen Energieverbrauches und des Auftretens von Beschränkungen in bezug auf den Entwurf auf. Es liegt somit ein Bedarf an Lese- und Auffrischschaltungen mit einem so niedrigen Energieverbrauch und einem verbesserten Entwurf zur Anwendung in integrierten Schaltungen mit hoher Dichte vor.The read and refresh circuits have so far had the disadvantages of an extremely large one Energy consumption and the occurrence of limitations related to the design. It is therefore a Need for read and refresh circuits with one like that low power consumption and an improved design for use in integrated circuits with high density.
In der DE-OS 26 34 089 wird eine Schaltung angegeben, bei der der Energieverbrauch dadurch herabgesetzt wird, daß zwischen den Knotenpunkten und den Lasttransistoren weitere Transistoren angeordnet sind, die gesperrt sind, wenn die Lasttransistoiren leiten. Dadurch ist jedoch eine kompliziertere Taktsteuerung notwendig, und die Schaltung arbeitet nicht &o zuverlässig und vor allem nicht hinreichend schnell. Bei der in der DE-OS 25 25 225 dargestellten Schaltung liegen ebenfalls Transistoren in Reihe mit der Bitleitung, jedoch nicht zwischen den Knotenpunkten 16Λ 16ßund den Lasttransistoren 24/4 und 245, so daß auch diese Schaltung die genannten Nachteile hatIn DE-OS 26 34 089 a circuit is specified in which the energy consumption is thereby it is reduced that further transistors are arranged between the nodes and the load transistors that are blocked when the load transistors are conducting. However, this makes clock control more complicated necessary, and the circuit does not & o work reliably and, above all, not fast enough. at the circuit shown in DE-OS 25 25 225 are also transistors in series with the bit line, but not between the nodes 16Λ 16ß and the load transistors 24/4 and 245, so that this circuit also has the disadvantages mentioned
Die Anmeldung geht demnach aus von einer Lese- und Auffrischschaltung für logische Signale mit einem ersten und einem zweiten abwechselnd leitenden Verstärkerelement, die gegenseitig kreuzweise gekoppelt sind und an zwei Knotenpunkten der Schaltung infolge abwechselnden Leitungszustandes dieser Verstärkerelemente einen ersten und einen zweiten logischen Zustand definieren, wobei der eine Knotenpunkt über ein drittes Verstärkerelement und der andere Knotenpunkt über ein viertes Verstärkerelement mit einer SpeisequeUe verbunden sind.The application is therefore based on a read and refresh circuit for logic signals with a first and second alternately conductive amplifier elements that are cross-coupled to one another are and at two nodes of the circuit as a result of the alternating conduction state of these amplifier elements defining first and second logic states, the one node via a third amplifier element and the other node via a fourth amplifier element are connected to a dining cue.
Aufgabe der Erfindung ist es, eine Lese- und Auffrischschaltung der vorstehend angegebenen Art zu schaffen, die ohne eine komplizierte Taktsteuerung einen zuverlässigen und schnellen Betrieb bei niedrigem Energieverbrauch gestattetThe object of the invention is to provide a read and refresh circuit of the type specified above create, which without a complicated clock control a reliable and fast operation at low Energy consumption permitted
Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß die Steuerelektrode des dritten Verstärkerelementes über ein fünftes Verstärkerelement mit dem einen Knotenpunkt und die Steuerelektrode des vierten Verstärkerelementes über ein sechstes Verstärkerelement mit dem anderen Knotenpunkt verbunden ist und sich das fünfte und das sechste Verstärkerelement in Obereinstimmung mit dem ersten und zweiten Verstärkerelement im leitenden bzw. im nichtleitenden Zustand befinden, daß die Steuerelektroden des dritten und des vierten Verstärkerelementes über Kondensatoren mit einer Auffrischspannung verbunden sind und daß die Steuerelektroden des fünften und sechsten Verstärkerelements beide mit einer Signalklemme verbunden sind.According to the invention this object is achieved in that the control electrode of the third amplifier element Via a fifth amplifier element with one node and the control electrode of the fourth Amplifier element is connected to the other node via a sixth amplifier element and the fifth and the sixth amplifier element coincide with the first and second amplifier element in the conductive or in the non-conductive state that the control electrodes of the third and the fourth amplifier element are connected to a refresh voltage via capacitors, and that the control electrodes of the fifth and sixth amplifier element both with a signal terminal are connected.
Die Verstärkerschaltung enthält sonach erste und zweite, kreuzweise gekoppelte wirksame Anordnungen mit respektiven Eingangsknotenpunkten, wobei jede Anordnung einen Zustand hoher Leitung und einen Zustand niedriger Leitung annehmen kann. Ein Wiederherstellungsschaltungselement ist zwischen den wirksamen Anordnungen und der Speisespannungsquelle eingeschaltet, um die SpeisequeUe nur mit der Anordnung zu verbinden, die einen Zustand niedriger Leitung annimmtThe amplifier circuit thus contains first and second, cross-coupled effective arrangements with respective input nodes, each arrangement having a high line state and a Can assume a low line state. A recovery circuit element is between the effective arrangements and the supply voltage source switched to the supply source only with the To connect an arrangement which adopts a low conduction state
F i g. 1 zeigt ein Schaltbild einer Lese- und Auffrischschaltung nach dem Stand der Technik;F i g. 1 shows a circuit diagram of a prior art read and refresh circuit;
F i g. 2 zeigt ein Schaltbild einer Lese- und Auffrischverstärkerschaltung nach der Erfindung, undF i g. Figure 2 shows a circuit diagram of a sense and refresh amplifier circuit according to the invention, and
Fig.3 ist ein Zeitdiagramm zur Darstellung der Reihenfolge der Vorgänge beim Betrieb der erfindungsgemäßen Schaltung nach F i g. 2.Fig.3 is a timing diagram to illustrate the Sequence of operations during operation of the circuit according to the invention as shown in FIG. 2.
Beschreibung
der betreffenden Ausführungsformendescription
of the embodiments concerned
F i g. 1 zeigt einen bekannten Lese- und Auffrischverstärker vom üblicherweise in dynamischen Speichern mit wahlweisem Zugriff angewandten Typ. Kurz gesagt und zum besseren Verständnis der Erfindung enthält diese übliche Schaltung kreuzweise gekoppelte MOS-Anordnungen 11 und 12, deren respektive Gate-Elemente mit einem ersten bzw. einem zweiten Eingangsknotenpunkt A bzw. B verbunden sind, wobei gemeinsame Elektroden mit einem Knotenpunkt C verbunden sind. Der Knotenpunkt C wird Ober die Anordnung 14 selektiv an Erde gelegt, wenn ein Taktsignal Φ, an das Gate der Anordnung 14 angelegt wird. Zusätzliche Anordnungen 16 und 18 werden als aktive Belastungen verwendet und sind zwischen der Speisespannungsquelle und den Knotenpunkten A bzw. B eingeschaltet Die Anordnungen 16 und 18 werden auch von dem Taktsignal Φ, gesteuert Die Anordnun-F i g. Figure 1 shows a known sense and refresh amplifier of the type commonly used in dynamic random access memories. In short, and for a better understanding of the invention, this conventional circuit includes cross-coupled MOS arrangements 11 and 12, the respective gate elements of which are connected to a first and a second input node A and B , respectively, with common electrodes being connected to a node C . The node C is selectively connected to ground via the arrangement 14 when a clock signal Φ is applied to the gate of the arrangement 14. Additional arrangements 16 and 18 are used as active loads and are connected between the supply voltage source and the nodes A and B, respectively. The arrangements 16 and 18 are also controlled by the clock signal Φ.
gen 20, 22 und 24 werden zum Voraufladen der Schaltung verwendet Bitleitungen erstrecken sich von den Knotenpunkten A und B her in einem Kreis, und weisen dabei respektive Streukapazitäten 28 auf, die die über die Schaltung verteilte Kapazität darstellen.Gen 20, 22 and 24 are used to precharge the circuit. Bit lines extend from nodes A and B in a circle and have stray capacitances 28, respectively, which represent the capacitance distributed over the circuit.
Bei Zugriff auf Zellen, die einen einzigen Transistor und einen einzigen Kondensator enthalten, in denen Information gespeichert ist, werden besondere Speicherstellen, die durch Anordnungen 30 und 32 dargestellt sind, mit den Bitleitungen verbunden. Wenn Φχ angeregt wird, werden die Speicherkondensatoren C1/2 und Ci, die in Form von MOS-Transistoren mit veränderlichem Schwellenwert realisiert sein können, mit den respektiven Verstärkerknotenpunkten verbunden. Durch die Unterschiede in den Kondensatoren Cl is und C1/2 wird eine Differenzspannung an den Knotenpunkten erhalten, wenn das Signal Φζ durchgelassen wird. Dann wird, wenn das Signal Φ* durchgelassen wird, die Differenzspannung verstärkt und wird der Verstärker in einem stabilen Zustand verriegelt, in dem einer der Knotenpunkte »hoch« ist and der andere Knotenpunkt auf Erdpotential entladen witL Wie jedoch in der oben zuerst genannten Veröffentlichung beschrieben ist, bestimmen die Form und die Abfallzeit der Spannung des Knotenpunktes Cauf kritische Weise, wieviel Ladung von einem der Knotenpunkte A oder B, der »hoch« bleibt, entfernt wird, wodurch ein Spannungsabfall über dem voraufgeladenen Knotenpunkt auftritt, der, nach dem Entwurf, in einem aufgeladenen oder »hohen« Zustand bleiben soll.When cells containing a single transistor and capacitor and in which information is stored are accessed, particular storage locations, represented by arrays 30 and 32, are connected to the bit lines. When Φ χ is excited, the storage capacitors C 1/2 and Ci, which can be implemented in the form of MOS transistors with a variable threshold value, are connected to the respective amplifier nodes. Due to the differences in the capacitors Cl is and C1 / 2, a differential voltage is obtained at the nodes when the signal Φ ζ is allowed through. Then, when the signal Φ * is passed, the differential voltage is amplified and the amplifier is locked in a stable state in which one of the nodes is "high" and the other node is discharged to ground potential, however, as described in the first publication mentioned above the shape and time of the voltage at node C will critically determine how much charge is removed from either node A or B that remains "high", creating a voltage drop across the precharged node which, by design, is intended to remain in a charged or "high" state.
Die Transistoren 16 und 18 sind dazu vorgesehen, die Ladung wiederherzustellen, wobei der für die Wiederherstellung erforderliche Spannungsabfall und die dazu erforderliche Zeit von dem wirksamen Widerstand des Transistors abhängen. Ein Transistor mit niedrigem Widerstand 16 oder 18 stellt die Ladung schneller wiederher, aber weil die Transistoren in bezug auf Bauart und Geometrie ähnlich sind, nimmt der Gleichstrom in dem Knotenpunkt, der »niedrig« wird, zu. Die Anordnungen verbrauchen ihrerseits äußererdentlich viel Energie, die in einer Stammkreisstruktur abgeleitet werden muß. Dies bedeutet, daß bei der Anwendung der Anordnungen 16 und 18 Kompromisse getroffen werden müssen, weil eine Anordnung mit niedrigem Widerstand erwünscht ist, um die Ladung auf eine Ausgangsseite wiederherzustellen, derselbe Transistor mit niedrigem Widerstand aber zu gleicher Zeit einen außerordentlich großen Stromverbrauch aufweist, wenn diese Seite einen »niedrigen« Zustand annimmtThe transistors 16 and 18 are provided to the Restore charge, with the voltage drop required for the restoration and the associated voltage drop required time depend on the effective resistance of the transistor. A transistor with low Resistor 16 or 18 restores charge more quickly, but because the transistors are related to The design and geometry are similar, the direct current increases in the node that becomes "low", to. The arrangements in turn consume a lot of external energy, in a root circle structure must be derived. This means that when using the arrangements 16 and 18 compromises must be taken because a low resistance arrangement is desired to keep the charge on restore an output side, but the same low resistance transistor at the same time has an extremely high power consumption when this side goes to a "low" state
In einem praktischen Beispiel wird, wenn der Knotenpunkt A »niedrig« wird und der Knotenpunkt B »hoch« bleibt, ein Stromweg von der Speisespannungsquelle V zu Erde über die Transistoren 16,11 und 14 hergestellt Andererseits verläuft wenn der Knotenpunkt B»niedrig« wird und der Knotenpunkt A »hoch« 5ί bleibt der »hohe« Stromweg über die Transistoren 18, 12 und 14. Dieser Stromweg trägt nicht zu der nützlichen Wirkung bei und ist unwirtschaftlich. Der wiederherzustellende Knotenpunkt braucht nur mit einem Einschaltstrom versehen zu werden, dessen «> Größe gerade genügt, um den Spannungsabfall Ober dem »hoch« bleibenden Knotenpunkt wiederherzustellen. Außerdem muß in der Praxis, wenn der Knotenpunkt A »niedrig« ist der wirksame Reihenwiderstand der Transistoren U und 14 einen Wert aufweisen, der viele Male niedriger als der des Transistors 16 ist um einen Spannungspegel am Knotenpunkt A aufrechtzuerhalten, der dem Erdpotential nahe liegt So IiSt sich deutlich erkennen, daß mit der bekannten Schaltung für einen geeigneten Betrieb ein unwirtschaftlicher Energieverbrauch erhalten wird, wodurch dementsprechend die Dichte einer Schaltungsstruktur beschränkt wird.In a practical example, when node A goes "low" and node B remains "high", a current path is established from supply voltage source V to ground via transistors 16, 11 and 14. On the other hand, when node B goes "low" and node A "high" 5ί remains the "high" current path through transistors 18, 12 and 14. This current path does not add to the useful effect and is uneconomical. The node to be restored only needs to be provided with an inrush current, the "> size of which is just sufficient to restore the voltage drop across the node that remains" high ". In addition, in practice, when node A is "low", the effective series resistance of transistors U and 14 must have a value many times lower than that of transistor 16 in order to maintain a voltage level at node A which is close to ground potential So It can be clearly seen that an uneconomical energy consumption is obtained with the known circuit for a suitable operation, whereby the density of a circuit structure is accordingly limited.
Fig,2 zeigt die Lese- und Auffrischverstärkerschaltung mit den Merkmalen nach der Erfindung. Erste und zweite kreuzweise gekoppelte Anordnungen 35 und 37 sind vorgesehen, deren respektive Source- oder gemeinsame Klemmen mit dem Knotenpunkt C verbunden sind. Die Drainklemmen der Anordnungen 35 und 37 sind mit den Knotenpunkten A bzw. B verbunden, wobei die Gate-Elektrode der Anordnung 37 mit dem Knotenpunkt A und die Gate-Elektrode der Anordnung 35 mit dem Knotenpunkt B verbunden ist Eine zusätzliche Anordnung 39 ist zwischen dem Knotenpunkt C und einer Erd- oder gemeinsamen Klemme eingeschaltet wobei das Steuergatter der Anordnung weiter derart angeordnet ist, daß es von einem externen Taktsignal Φ, geöffnet wird. Die Anordnungen 35, 37 und 39 können optimal dazu entworfen sein. Schaltvorgänge dsw-chzuführen, und brauchen nicht die weitere Beschränkung aufzuweisen, daß sie einen bestimmten Strom führen müssen, wie bei den analogen Anordnungen 11,12 und 14 der bekannten Schaltung erforderlich war. Eine zusätzliche Anordnung 22 ist nr* ihren Source- und Drainelementen zwischen den Knotenpunkten A und Beingeschaltet während ihr Gate-Element derart angeordnet ist, daß es vom Gate-Signal Φρ geöffnet wird.Fig. 2 shows the read and refresh amplifier circuit with the features according to the invention. First and second cross-coupled arrangements 35 and 37 are provided, the respective source or common terminals of which are connected to the node C. The drain terminals of arrangements 35 and 37 are connected to nodes A and B , respectively, with the gate electrode of arrangement 37 being connected to node A and the gate electrode of arrangement 35 being connected to node B. An additional arrangement 39 is between the Node C and a ground or common terminal switched on, wherein the control gate of the arrangement is further arranged such that it is opened by an external clock signal Φ. The assemblies 35, 37 and 39 can be optimally designed for this purpose. Switching operations dsw-ch perform, and need not have the further restriction that they must carry a certain current, as was required in the analog arrangements 11, 12 and 14 of the known circuit. An additional arrangement 22 is connected to its source and drain elements between the nodes A and Leg, while its gate element is arranged in such a way that it is opened by the gate signal Φ ρ .
Die Lese- und Auffrischverstärkerschaltung enthält weiter einen Transistor 42, der zwischen dem Knotenpunkt A und dem Knotenpunkt E eingeschaltet ist und ein Steuergatter aufweist das mit einer KrSignalklemme verbunden ist Ein weiterer Transistor 44 ist zwischen dem Knotenpunkt A und der Speisespannungsquelle eingeschaltet und ist mit einer Steuerelektrode an den Knotenpunkt E angeschlossen. Ein veränderlicher MOS-Kondensalor 46 ist zwischen dem Knotenpunkt fund einer zusätzlichen Taktsignaiklemme ΦΓ eingeschaltet Auf symmetrische Weise ist ein Transistor 48 zwischen dem Knotenpunkt B und dem Knotenpunkt D angeordnet und ist mit einem Steuergatter an die Klemme VT angeschlossen. Eine zusätzliche Anordnung 50 ist zwischen dem Knotenpunkt Bund der Speisespannungsquelle Veingeschaltet und ist mit einer Steuerelektrode an den Knotenpunkt D angeschlossen. Ein veränderlicher MOS-Kondensator 52 ist zwischen dem Knotenpunkt D und der Taktsignalklemme Φ, eingeschaltet Obgleich veränderliche MOS-Kondensatoren dargestellt sind, leuchtet es ein, daß auch übliche Kondensatoren verwendet werden können.The read and refresh amplifier circuit further contains a transistor 42 which is switched on between the node A and the node E and has a control gate which is connected to a K r signal terminal. Another transistor 44 is switched on between the node A and the supply voltage source and is connected to connected to the node E by a control electrode. A variable MOS capacitor 46 is connected between the node and an additional clock signal terminal Φ Γ In a symmetrical manner, a transistor 48 is arranged between the node B and the node D and is connected to a control gate to the terminal V T. An additional arrangement 50 is connected between the node B and the supply voltage source V and is connected to the node D with a control electrode. A variable MOS capacitor 52 is connected between the node D and the clock signal terminal Φ. Although variable MOS capacitors are shown, it is evident that conventional capacitors can also be used.
Die Wirkung der Schaltung nach F i g. 2 wird nun an Hand des Zeitdiagramms nach Fig.3 erläutert Zu /1 werden die Knotenpunkte A und B auf einen hohen Pegel über die Transistoren 20 und 24 voraufgeladen, wobei $p »hoch« ist Weiter weisen die Knotenpunkte A und B durch das Vorhandensein des Transistors 22 das gleiche Potential auf. Zum Zettpunkt r2 geht das Voraufladetaktsignal Φ~ρ zu einem Ausgangs- oder »niedrigen« Zustand Ober. Zum Zeitpunkt f 3 wird die Spannung Vn die auf einen hohen Wert vora'ifgeladen ist um eine Größe herabgesetzt die den maximalen an dem endgültigen Ausgangsknotenpunkt (jenem Knotenpunkt A oder B der »hoch« bleibt) während der nachfolgenden Verriegelung bei Anregung des Signals Φ, erwarteten Spannungsabfall aberschreitet Die Größe der Spannung Vr soll nicht auf mehr als eineThe effect of the circuit according to FIG. 2 will now be explained with reference to the time diagram according to Figure 3 to / 1, the nodes A and B to a high level through transistors 20 and 24 are precharged, where $ p "high" is further have the nodes A and B by the presence of of transistor 22 has the same potential. At Zettpunkt r2 the precharge clock signal Φ ~ ρ goes to an output or "low" state upper. At time f 3, the voltage V n, which is precharged to a high value, is reduced by an amount that is the maximum at the final output node (that node A or B which remains "high") during the subsequent locking when the signal Φ is excited , Expected voltage drop exceeds The size of the voltage V r should not be more than one
Schwellwertspannung Ober Erdpotential herabgesetzt werden und wird vorzugsweise in der Nähe des verhältnismäßig »hohen« Endes ihres Bereiches positioniert, um die Geschwindigkeitseigenschaften zu optimieren. Zu einem gewissen vorbestimmten Zeitpunkt, und zwar zum Zeitpunkt U, wird die Φ ,-Taktklemme »hoch«. Die Anordnungen 30 und 32 werden also leitend und die Ladung wird fiber die Knotenpunkte A bzw. B verteilt Am Knotenpunkt A wird die Ladung zwischen dem SpeicherzeUkondensator 29 und dem Streukondensaior 28 verteilt. Am Knotenpunkt B wird die Ladung zwischen dem Kondensator 31 und dem Streukondensator 28 verteilt Die Kondensatoren 29 und 31 ergeben, wie oben, Verhältnisse von C1/2 bzw. Ci. Infolgedessen wird eine Differenzspannung von etwa 200 bis 400 mV zwischen dem Knotenpunkt A und dem Knotenpunkt fl erhalten. Wenn Ober dem Kondensator 31 eine verhältnismäßig hohe Spannung gespeichert ist liegt der Knotenpunkt Ban einem höheren Potential als der Knotenpunkt A, und umgekehrtThreshold voltage can be reduced above ground potential and is preferably positioned near the relatively "high" end of its range in order to optimize the speed properties. At a certain predetermined point in time, namely at point in time U, the Φ, clock terminal becomes "high". The arrangements 30 and 32 thus become conductive and the charge is distributed over the nodes A and B , respectively. At the node A , the charge is distributed between the storage capacitor 29 and the stray capacitor 28. At node B , the charge is distributed between capacitor 31 and stray capacitor 28. As above, capacitors 29 and 31 result in ratios of C1 / 2 and Ci, respectively. As a result, a differential voltage of about 200 to 400 mV is obtained between the node A and the node fl. If a relatively high voltage is stored across the capacitor 31, the node Ban is at a higher potential than the node A, and vice versa
Dann wird zum Zeitpunkt fc Φ, »hoch«, während der Transistor 39 anfingt, leitend zu werden, und die Verstärkerschaltung in einem Zustand verriegelt wird, der durch die Polarität der Differenzspannung zwischen den Knotenpunkten A und B vorherbestimmt wird. Zu gleicher Zeit bestimmt die Form der abfallenden Flanke der Wellenform am Knotenpunkt Cdie Menge Ladung, die während der Verriegelung am Ausgangsknotenpunkt verloren gegangen ist In der oben zuerst genannten Veröffentlichung wird diese Erscheinung beschrieben. Wenn die verloren gegangene Ladung nicht wiederhergestellt wird, bevor die Schaltung zu dem Voraufladeteil des Zyklus zurückkehrt, wird ein schlechterer oder verschlechterter hoher Pegel auf den Kondensator 31 aufgefrischt weil der Knotenpunkt B nun der in F i g. 3 dargestellte Ausgangsknotenpunkt istThen at time fc Φ, "high", while transistor 39 begins to conduct, and the amplifier circuit is locked in a state which is predetermined by the polarity of the differential voltage between nodes A and B. At the same time, the shape of the falling edge of the waveform at node C determines the amount of charge lost during locking at the output node. The above publication describes this phenomenon. If the lost charge is not restored before the circuit returns to the precharge portion of the cycle, a deteriorated or deteriorated high level will be refreshed on capacitor 31 because node B is now the one shown in FIG. 3 is the output node shown
In diesem Falle wird der Knotenpunkt A auf vollständiges Erdpotential Ober die Transistoren 35 und 39 entladen und bewirkt, daß der Knotenpunkt E über den Transistor 42 auf Erdpotential entladen wird. Dadurch wird dann wieder bewirkt daß der geschaltete Kondensator *t> emen Zustand niedriger Kapazität annimmt Der Knotenpunkt B bleibt sogar bei einem Spannungsabfall wegen der herabgesetzten Spannung an Vr genügend hoch, um den Transistor 48 im nichtleitenden Zustand zu halten, und der Knotenpunkt ' D bleibt aui einem hohen voraufgeladenen Wert. Dann bewirkt, zum Zeitpunkt r8, zu dem die «fr-Klemme »hoch« wird, die Kapazitätskopplung Ober den Kondensator 52, daß das Potential des Knotenpunktes D weiter zunimmt und daß der Transistor 50 in das Triodenlei-In this case, the node A is discharged to full ground potential via the transistors 35 and 39 and causes the node E to be discharged via the transistor 42 to ground potential. This then causes the switched capacitor to assume a low capacitance state again. Even in the event of a voltage drop, because of the reduced voltage at V r, node B remains high enough to keep transistor 48 in the non-conductive state, and node ' D remains at a high pre-charged value. Then, at time r8, at which the "fr terminal goes" high, the capacitance coupling via the capacitor 52 causes the potential of the node D to increase further and the transistor 50 to enter the triode line.
ίο tungsgebiet gelangt Das Triodenwirkungsgebiet ist das Leitungsgebiet zwischen dem vollständig leitenden oder gesättigten Zustand und dem vollständig gesperrten Zustand. Das Ergebnis ist eine Ladungswiederherstellung am Knotenpunkt Sauf die absolute Maximalspannung durch einen über den Transistor 50 gelieferten Einschaltstrom. Auf der Seite des Knotenpunktes A weist weil der Knotenpunkt E sich auf Erdpotential entladen hat die Φ ,-Taktklemme keinen Kopplungseffekt auf und bleibt der Transistor 44 nichtleitend. Dies hat zur Folge, daß kein Gleichstrom von der Source-Potentialklemme Vzu Erde fließt Ein Erdpotential wird dann am Knotenpunkt A erhalten und ergibt eine absolute Minimalspannungswiederherstellung in der Speicherzelle, die mit der Bitleitung des Knotenpunktes A verbunden ist Zum Zeitpunkt 110 fällt Φ» ab; zu 111 fallen Φ, und Φ, ab und zum Zeitpunkt 114 tritt wieder das i^-Signal für den Voraufladezyklus auf.The triode area is the conduction area between the completely conductive or saturated state and the completely blocked state. The result is a charge recovery at node S to the absolute maximum voltage by means of an inrush current supplied via transistor 50. On the side of node A , because node E has discharged to ground potential, the Φ, clock terminal has no coupling effect and transistor 44 remains non-conductive. As a result, no direct current flows from the source potential terminal V to ground. A ground potential is then obtained at node A and results in an absolute minimum voltage recovery in the memory cell connected to the bit line of node A. At time 1 10, Φ »drops ; to 1 11 fall Φ, and Φ, from and at time 1 14 occurs again the i ^ signal for the precharge cycle.
So ist es ersichtlich, daß eine verbesserte Lese- und Auffrischverstärkerschaltung erhalten ist Insbesondere enthält die Schaltung Wiederherstellungsschaltelemente, mit deren Hilfe die Speisequelle selektiv nur mit der Anordnung verbunden wird, die einen Zustand niedriger Leitung annimmt wobei ein Weg für einen hohen Gleichstrom eliminiert wird, der fließt wenn sich die Anordnung in einem Zustand hoher Leitung befindet. Weiter kann der wirksame Umfang der betreffenden Transistoren in der Schaltung so klein oder so groß gewählt werden wie erwünscht ist, ohne daß sich Beschränkungen in bezug auf die niedrige Spannung an dem Eingangsknotenpunkt Verlustleistung oder den wirksamen Reihenwiderstand des Transistors ergeben, wie dies bei der Dekannten Schaltung der Fall istThus, it can be seen that an improved sense and refresh amplifier circuit is obtained, in particular the circuit contains recovery switching elements, with the help of which the supply source selectively only with the Device that adopts a low conduction state with one path for a high DC current is eliminated which flows when the device is in a high conduction state. Furthermore, the effective size of the relevant transistors in the circuit can be as small or as large can be chosen as desired without imposing any restrictions on the low voltage result in power loss at the input node or the effective series resistance of the transistor, as is the case with the decoded circuit
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772758106 DE2758106C2 (en) | 1977-12-24 | 1977-12-24 | Read and refresh circuit for logic signals |
Applications Claiming Priority (1)
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|---|---|---|---|
| DE19772758106 DE2758106C2 (en) | 1977-12-24 | 1977-12-24 | Read and refresh circuit for logic signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2758106B1 DE2758106B1 (en) | 1979-04-12 |
| DE2758106C2 true DE2758106C2 (en) | 1979-12-06 |
Family
ID=6027347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19772758106 Expired DE2758106C2 (en) | 1977-12-24 | 1977-12-24 | Read and refresh circuit for logic signals |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2758106C2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
-
1977
- 1977-12-24 DE DE19772758106 patent/DE2758106C2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2758106B1 (en) | 1979-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OI | Miscellaneous see part 1 | ||
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