DE2728532A1

DE2728532A1 - Barrier layer FET on insulating substrate - has series of insular gate zones connected to common gate terminal and extending through whole layer thickness

Info

Publication number: DE2728532A1
Application number: DE19772728532
Authority: DE
Inventors: Karlheinrich Dr Ing Horninger
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1977-06-24
Filing date: 1977-06-24
Publication date: 1979-01-11

Abstract

The FET has an SC layer of a first conduction type and a gate zone of the opposite conduction type embedded in it. This gate zone consists of several separate regions connected to the same gate terminal. The regions lie in one plane and divide the SC layer into a source and a drain zone. The SC layer is a thin layer (2) grown on an insulating substrate, and the separate gate regions consist of a series of insular zones (3-5), extending from the surface of the layer (2) through its whole thickness. They have on their surfaces a contacting layer (10) is formed on the surface of the region to provide connection to the common gate terminal.

Description

Sperrschicht-FeldeffekttransistorJunction field effect transistor

Die Erfindung bezieht sich auf einen Sperrschicht-Feldeffekttransistor der im Oberbegriff des Patentanspruches 1 angegebenen Art.The invention relates to a junction field effect transistor of the type specified in the preamble of claim 1.

Derartige Transistoren sind beispielsweise aus der Zeitschrift s : Transactions on Electron Devices", Vol. ED-22, Nr. 4, April 1975, Seiten 185 bis 197 bekannt. Sie werden in Massiv-Silizium-Technik hergestellt, wobei zunächst der Source- bzw. Drainbereich eines ersten Leitfähigkeitstyps auf epitaktischem Wege hergestellt wird, sodann in diesen Bereich eine Oberflächenstruktur aus nebeneinander liegenden, endseitig miteinander verbundenen Halbleiterstreifen entgegengesetzter Leitfähgkeit als Gatezone eindiffundiert wird und anschließend der Drain- bzw. Sourcebereich oberhalb dieser Gatezone abgeschieden wird. Die Herstellung solcher Transistoren, die im allgemeinen eine geringe Eingangskapazität und einen niedrigen Ausgangswiderstand aufweisen und für die Verarbeitung analoger Eingangssignale mit Vorteil eingesetzt werden können, bedingt also einen sehr hohen technologischen Aufwand.Such transistors are, for example, from the magazine s: Transactions on Electron Devices ", Vol. ED-22, No. 4, April 1975, pages 185 bis 197 known. They are manufactured using solid silicon technology, with the Source or drain region of a first conductivity type in an epitaxial manner is produced, then in this area a surface structure from side by side lying, end interconnected semiconductor strips opposite Conductivity is diffused in as a gate zone and then the drain or source region is deposited above this gate zone. The manufacture of such transistors, which generally have a low input capacitance and a low output resistance have and used with advantage for processing analog input signals therefore requires a very high technological effort.

DerErfindung liegt die Aufgabe zugrunde, einen Sperrschicht-Feldeffekttransistor der eingangs genannten Art anzugeben, der die vorstehend genannten elektrischen Eigenschaften erreicht und einen Aufbau besitzt, der in einfacher Technologie realisierbar ist.It is an object of the invention to provide a junction field effect transistor of the type mentioned above to indicate the electrical Properties achieved and has a structure that can be implemented using simple technology is.

Der erfindungsgemäße Sperrschicht-Feldeffekttransistor ist durch die im Kennzeichen des Patentanspruches 1 angegebenen Merkmale bestimmt. Er zeichnet sich insbesondere durch einen einfachen strukturellen Aufbau aus, der es erlaubt, eine geringe Eingangskapazität und einen niedrigen Ausgangswiderstand mit sehr kleinen Toleranzen einzustellen.The junction field effect transistor according to the invention is through the in the characterizing part of claim 1 specified features determined. He draws is characterized in particular by a simple structural design that allows a low input capacitance and a low output resistance with very small Adjust tolerances.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 eine bevorzugte Ausführungsform eines Sperrschicht-Feldeffekttransistors nach der Erfindung im Querschnitt, Fig. 2 einen weiteren Schnitt durch den Transistor nach Fig. 1, und Fig. 3 die Prinzipschal-ung eines Anwendungsbeispiels, bei dem zwei komplementäre, jeweils nach Fig. 1 ausgebildete Transistoren zu einer Gegentaktverstärkerstufe zusammengefaßt sind.The invention is explained in more detail below with reference to the drawing. 1 shows a preferred embodiment of a junction field effect transistor according to the invention in cross section, Fig. 2 shows a further section through the transistor according to Fig. 1, and Fig. 3 shows the basic circuit of an application example in which two complementary transistors, each designed according to FIG. 1, to form a push-pull amplifier stage are summarized.

In Fig. 1 ist ein isolierendes Substrat, beispielsweise aus Saphir oder Spinell, mit 1 bezeichnet. Auf diesem ist eine dünne Epitaxialschicht aus beispielsweise n-dotiertem Silizium aufgewachsen, von der nur ein inselförmiger Bereich 2 dargestellt ist. Der Umriß dieses Bereiches 2 ist entweder dadurch bestimmt, daß die außerhalb desselben liegenden Teile der Substratoberfläche beim Aufwachsen der Epitaxialschicht mit einer Maskeabgedeckt werden oder daß zunächst eine wesentlich größere Teile der Substratoberfläche bedeckende Epitaxialschicht vorgesehen ist, aus der dann mittels as sich bekannter photolithographischer Schritte bestimmte Bereiche weggeätzt werden, so daß lediglich der inselförmige Bereich 2 bestehen bleibt.In Fig. 1 is an insulating substrate, for example made of sapphire or spinel, denoted by 1. On top of this is a thin epitaxial layer of for example Grown n-doped silicon, of which only an island-shaped area 2 is shown is. The outline of this area 2 is either determined by the fact that the outside of the same lying parts of the substrate surface during the growth of the epitaxial layer be covered with a mask or that initially a much larger part the substrate surface covering epitaxial layer is provided, from which then certain areas are etched away using known photolithographic steps so that only the island-shaped area 2 remains.

Fig. 2 zeigt ein Schnitt durch den Bereich 2, der parallel zu der Oberfläche des Substrats 1 geführt ist und einen rechteckförmigen Umriß des Bereichs 2 erkennen läßt. Andererseits zeigt Fig. 1 einen Schnitt, der in Fig. 2 längs der Ebene B, Be verläuft.Fig. 2 shows a section through the area 2, which is parallel to the Surface of the substrate 1 is guided and a rectangular outline of the area 2 reveals. On the other hand, Fig. 1 shows a section in Fig. 2 along the Level B, Be runs.

Innerhalb des Bereichs 2 der dünnen Epitaxialschicht sind nun mehrere p+-dotierte inselförmige Gebiete 3, 4 und 5 vorgesehen, die von der Oberfläche von 2 ausgehend sich entweder über die ganze Dicke des Bereichs 2 bis zur Oberfläche des Substrats 1 hin erstrecken oder wenigstens einenwesentlichen Teil der Dicke einnehmen. Andererseits sind in 2 randseitige Zonen 6 und 7 vorgesehen, die eine stärkere n-Dotierung aufweisen als die übrigen Teile von 2. Die Gebiete 3 bis 5 und die Zonen 6 und 7 werden Jeweils durch selektive Diffusionen oder Ionenimplantationen in an sich bekannter Weise hergestellt.There are now several within the region 2 of the thin epitaxial layer p + -doped island-shaped areas 3, 4 and 5 are provided which extend from the surface of 2 starting either over the entire thickness of the area 2 up to the surface of the substrate 1 extend towards or at least a substantial amount Take part of the thickness. On the other hand, 2 edge zones 6 and 7 are provided, which have a stronger n-doping than the remaining parts of 2. The regions 3 to 5 and zones 6 and 7 are each made by selective diffusions or ion implantations produced in a manner known per se.

Nach dem Anbringen von sperrfreien Metall-Halbleiterübergängen in Form von Elektroden 8, 9 und 10 jeweils auf den endseitigen Zonen 6 und 7 und auf den inselförmigen Gebieten 3, 4 und 5 wird die Elektrode 8 mit einem Sourceanschluß 11 verbunden, die Elektrode 9 mit einem Drainanschluß 12 und die Elektroden 10 untereinander sowie mit einem Gateanschluß 13. Der linksseitig von der Ebene 3, 4, 5 liegende Teil von 2 wird als Sourcebereich des Feldeffekttransistors bezeichnet, der rechtsseitige Teil als Drainbereich. Die Elektroden 8 bis 10 sind zweckmäßigerweise innerhalb von entsprechenden Öffnungen einer die gesamte Anordnung abdeckenden isolierenden Schutzschicht 14, z.B. aus SiO2, vorgesehen und mit Vorteil über elektrische Leiterbahnen, die auf der Oberfläche von 14 verlegt sind, mit den Anschlüssen 11 bis 13 verbunden. Die Elektroden 8 bis 10 können dabei Teile dieser Leiterbahnen darstellen.After applying lock-free metal-semiconductor junctions in Form of electrodes 8, 9 and 10 respectively on the end zones 6 and 7 and on the island-shaped areas 3, 4 and 5 is the electrode 8 with a source terminal 11 connected, the electrode 9 to a drain terminal 12 and the electrodes 10 to one another as well as with a gate connection 13. The one lying on the left side of the level 3, 4, 5 Part of 2 is referred to as the source region of the field effect transistor, the right-hand side Part as a drain area. The electrodes 8 to 10 are expediently within of corresponding openings of an insulating covering that covers the entire arrangement Protective layer 14, e.g. made of SiO2, provided and advantageously via electrical conductor tracks, which are laid on the surface of FIG. 14 are connected to the terminals 11 to 13. The electrodes 8 to 10 can represent parts of these conductor tracks.

Wird nun andenAnschlußl2 eine positive Spannung gegenüber einem mit dem Anschluß 11 verbundenen Bezugspotential gelegt, so erfolgt zwischen den Zonen 6 und 7 ein Stromfluß mit Hilfe der Majoritätsladungsträger des Bereiches 2, der durch eine an den Gateanschluß 13 angelegte negative Spannung modulierbar ist. Die negative Spannung läßt um die inselförmigen Gebiete 3 bis 5 Raumladungszonen entstehen, aus denen die Ladungsträger verdrängt werden, so daß der unter dem Einfluß der Drain-Spannung fließende Strom in der Ebene der Gebiete 3 bis 5 einen entsprechend verkleinerten Durchtrittsquerschnitt vorfindet.If there is now a positive voltage at the connection 12 compared to a with The reference potential connected to the terminal 11 is placed between the zones 6 and 7 a current flow with the aid of the majority charge carriers of the area 2, the can be modulated by a negative voltage applied to the gate terminal 13. the negative voltage creates 3 to 5 space charge zones around the island-shaped areas, from which the charge carriers are displaced, so that the under the influence of the drain voltage current flowing in the plane of areas 3 to 5 is correspondingly reduced Finds passage cross-section.

Neben den in den Figuren 1 und 2 dargetellten Rechteckumrissen des Bereichs 2 sowie der inselförmigen Gebiete 3 bis 5 können auch davon adweichende Umrisse verwendet werden. Dabei muß lediglich sihergestellt sein, daßawischen den hochdotierten endseitigen Zonen ein Stromfluß von Majoritätsladungsträgern besteht, dessen Stärke durch die sich um die inselförmigen Gebiete ausbildenden Raumladungszonen wirkungsvoll gesteuert wird.In addition to the rectangular outlines of the illustrated in Figures 1 and 2 Area 2 and the island-shaped areas 3 to 5 can also deviate therefrom Outlines are used. It must only be ensured that the highly doped end zones, there is a current flow from majority charge carriers, whose Strength from the areas around the island-shaped areas Space charge zones is effectively controlled.

Bildet man die beschriebene Transistorstruktur so aus, daß der Abstand der die Raumladungszone erzeugenden Teilzonen von dem mit dem Sourceanschluß versehenen, hochdotierten Abschnitt des Sourcebereiches wesentlich kleiner ist als ihr Abstand von dem mit dem Drainanschluß versehenen, hochdotierten Abschnitt des Drainbereiches, so erhält man einen Zusammenhang zwischen Drain-Strom und Drain-Spannung, der der Kennlinie einer Röhrentriode nahekommt. In Fig. 2 müßte zu diesem Zweck die Strecke D wesentlich kleiner gewählt werden als die Strecke L.If the transistor structure described is formed in such a way that the distance of the sub-zones of the one provided with the source connection, which generate the space charge zone, highly doped section of the source region is much smaller than their distance from the highly doped section of the drain area provided with the drain connection, this gives a relationship between drain current and drain voltage, that of the Characteristic of a tube triode comes close. In Fig. 2, the route would have to be for this purpose D can be chosen to be much smaller than the distance L.

Der erfindungsgemäße Feldeffekttransistor eignet sich mit besonderem Vorteil zur leistungsmä3igen Aussteuerung von Verbrauchern mit analogen Signalen, so zum Beispiel in der Niederfrequenztechnik zur Aussteuerung von Lautsprechern. Dabei kann es zweckmäßig sein, zwei solcher Feldeffekttransistoren, die bezüglich ihrer Dotierung komplementär ausgebildet sind, zu einer Gegentakt-Verstärkerstufe zusammenzufassen. Diese Transistoren sind dann in jeweils entgegengesetzt dotierten, örtlich voneinander getrennten Dünnschichten 2 auf einem gemeinsamen isolierenden Substrat 1 angeordnet. Die Pdnzipschaltung einer solchen Gegentakt-Verstärkerstufe ist in Fig. 3 dargestellt. Dabei stellt T3 einen Sperrschicht-Feldeffekttransistor gemäß Fig. 1 dar, dessen Sourceanschluß über ein Lastelement RA mit einem Schaltungsausgang A verbunden ist, während T4 einen hierzu komplementären, d.h. mit einem pleitenden Bereich 2 versehenen Transistor bezeichnet, dessen Sourceanschluß über ein Lastelement RA' an A geführt ist. Die Drainanschlüsse T3 und T4 liegen jeweils an einer gegenüber dem Bezugspotential positiven bzw. negativen Versorgungsspannung +UDD' und #UDD', während der Schaltungsausgang A über den Belastungswiderstand RL eines angeschalteten Verbrauchers, insbesondere eines Lautsprechers, an das Bezugspotential gelegt ist. Die Ansteuerung der Gegentakt-Transistorstufe T3, T4 erfolgt über die Gateanschlüsse G3 und G4, denen Gegentaktsignale zugeführt werden.The field effect transistor according to the invention is particularly suitable Advantage for the powerful control of consumers with analog signals, for example in low-frequency technology for controlling loudspeakers. It can be useful to have two such field effect transistors, which are related to their doping are designed to be complementary to a push-pull amplifier stage summarize. These transistors are then in each case oppositely doped, spatially separated thin layers 2 on a common insulating Substrate 1 arranged. The Pdnzip circuit of such a push-pull amplifier stage is shown in FIG. 3. T3 is a junction field effect transistor according to FIG. 1, its source connection via a load element RA with a circuit output A is connected, while T4 has a complementary one, i.e. with a bankrupt Area 2 designated transistor, the source terminal of which via a load element RA 'is led to A. The drain connections T3 and T4 are each opposite one another the reference potential positive or negative supply voltage + UDD 'and #UDD', while the circuit output A is connected via the load resistor RL Consumer, in particular a loudspeaker, is connected to the reference potential. The push-pull transistor stage T3, T4 is controlled via the gate connections G3 and G4 to which push-pull signals are supplied.

Zur Erzeugung der Gegentaktsignale dient eine aus den MOS-Feldeffekttransistoren T1 und T2 bestehende Ansteuerstufe, bei der die Drainanschlüsse der Transistoren jeweils an eine gegenüber dem Bezugspotential positive bzw. negative Versorgungsspannung +UDD und -UDD gelegt sind, während ihre Sourceanschlüsse über ein Lastelement R miteinander verbunden sind. Während die Gateanschlüsse G1 und G2 mit einem gemeinsamen Schaltungseingang E verbunden sind, an dem das Eingangssignal UE anliegt, sind der obere AnschlußvonR mitG4und der untere Anschluß von R mit G3 beschaltet.One of the MOS field effect transistors is used to generate the push-pull signals T1 and T2 existing control stage in which the drain connections of the transistors each to a positive or negative relative to the reference potential Supply voltage + UDD and -UDD are applied, while their source connections are over a load element R are connected to one another. While the gate connections G1 and G2 are connected to a common circuit input E, at which the input signal UE is present, the upper connection of R with G4 and the lower connection of R with G3 wired.

Ein Vorteil der nach der Erfindung ausgebildeten Sperrschicht-Feldeffekttransistoren T3 und T4 im Rahmen der in Fig. 3 dargestellten Gegentaktschaltung besteht insbesondere darin, daß sie ohne Schwierigkeiten mit der erforderlichen Ansteuerstufe T1, T2 unter Anwendung einheitlicher Verfahrensschritte auf einem gemeinsamen isolierenden Substrat integriert werden können. Insbesondere sind die gleichen Diffusions- oder Implantationsschritte, die zur Erzeugung der Source- und Drainbereiche von T1 und T2 dienen, auch zur Herstellung der inselförmigen Teilzonen 3 bis 5 oder der hochdotierten, endseitigen Zonen 6, 7 heranziehbar. Die gegenseitige Isolierung der einzelnen aktiven Bereiche 2 der einzelnen Transistoren macht die Anwendung von Versorgungsspannungen unterschiedlicher Polarität unproblematisch.An advantage of the junction field effect transistors designed according to the invention T3 and T4 in the context of the push-pull circuit shown in FIG. 3 exist in particular in that they can easily with the required control stage T1, T2 using uniform process steps on a common insulating Substrate can be integrated. In particular, the same are diffusion or Implantation steps used to create the source and drain regions of T1 and T2 serve, also for the production of the island-shaped sub-zones 3 to 5 or the highly doped, end zones 6, 7 can be used. The mutual isolation of each active Area 2 of each transistor makes the application of supply voltages different polarity unproblematic.

9 Patentansprüche 3 Figuren9 claims 3 figures

Claims

Passage claims zi. Junction field effect transistor with a semiconductor layer of a first conductivity type and a gate zone of the opposite one embedded therein Conductivity type consisting of several connected to a common gate connection Composed of sub-zones, the sub-zones arranged essentially in one plane and separate the semiconductor layer into a source region and a twist region, in that the semiconductor layer as one on a insulating substrate grown thin film (2) is formed and that the Sub-zones consist of a series of island-shaped areas (3, 4, 5), which are in each case starting from the surface of the thin layer (2) essentially over the Extend the entire layer thickness and on its surface with contacting means (10) are provided, which are the electrical connection to the common gate terminal (13).

2. junction field effect transistor according to claim 1, characterized in that that the end sections provided with the source and drain connections (11, 12) (6, 7) of the source and drain regions are more heavily doped than the other parts these areas.

3. junction field effect transistor according to claim 1 or 2, characterized characterized in that the source and drain regions taken together are one on the substrate (1) represent applied, isolated island with an approximately rectangular outline, wherein the source and drain connections (11, 12) on two opposite sides Sides of the rectangle.

4. junction field effect transistor according to one of claims 1 to 3, characterized in that the island-shaped areas representing the sub-zones (3, 4, 5) have a rectangular outline.

5. Junction field effect transistor according to one of the preceding Claims, characterized in that the thin layer (2) with one insulating protective layer, in particular made of SiO2, is covered, in the contact openings for contacting the source and drain areas as well as the individual sub-zones (3, 4, 5) are provided.

6. Junction field effect transistor according to one of the preceding Claims, characterized in that the sub-zones arranged in a row (3, 4, 5) a much smaller distance (D) to the one with the source connection (11) provided section (6) of the source region than to that with the drain connection (12) provided section (7) of the drain region.

7. Junction field effect transistor according to one of the preceding Claims, characterized in that the thin film (2) made of silicon and the insulating substrate (1) consists of sapphire or spinel.

8. Junction field effect transistor according to one of the preceding Claims, characterized by the common arrangement with a similar one but complementary transistor on the same insulating substrate, both Transistors in oppositely doped thin layers that are spatially separated from one another are included.

9. junction field effect transistor according to claim 8, characterized in that that the source connections of both complementary transistors via load elements with are connected to a common circuit output that their drain connections are connected to Supply voltages of different polarity are connected and that their gate connections are connected to the outputs of a push-pull amplifier stage, the two on the Contains insulating substrate provided MIS field effect transistors.