DE2708636C2 - Schaltung zur Erzeugung einer binär abgestuften Folge elektrischer Signale - Google Patents

Description

F i g. 6 schematisch ein Blockdiagramm einer anderen Ausführungsform eines Anaiog/Digital-Konverters, bei dem erzeugte Ladungspakete für eine binäre Suchsequenz entweder in einem ersten Speicher akumuliert oder in einem zweiten Speicher einem Analogsignal 5 zugeführt werden, bevor sie einem Vergleicher zur Erzeugung einer digitalen Widergabe zugeführt werden,.

Fig.7 eine schematische Darstellung eines Eimer-Kettenschaltkreises, der als Generator für eine Binärfolge elektrischer Signale gemäß der vorliegenden Erfindung Verwendung finden kann,

F i g. 8 eine illustrative Darstellung der Wellenform, die Dei Betrieb der Ausführungsform gemäß Fig.7 verwendet ist,

Fig.9, 10 und 11 schematische Darstellungen einer ladungsgekoppelten Einrichtung, bei der eine Vorspannladung die Kompensation von Schwellwertänderungen vorsieht.

Vorliegende Erfindung betrifft die Anwendung von Schaltkreisen bei Analog/Digital bzw. Digital/Analog-Konvertern. Es sei eine analoge Spannung V» angenommen, die in eine digitale binäre Darstellung umgewandelt werden soll, wobei der Wert der Analogspannung V« im Bereich von 0 bir- zu einem Maximum, d. h. von 0 bis zu der vollen Vergleichsspannung Vr liegt. Die unbekannte Spannung V» ist ein Teil des vollen Umfangs für die Wiedergabe und durch die Bestimmung dieses Teils der vollen Skala kann die unbekannte Spannung V_x durch eine binäre Zahl wiedergegeben werden.

Eine Technik bei der Umwandlung der unbekannten Spannung V_x liegt in ihrem Vergleich mit einer Folge von bekannten Spannungsschritten V₅, die Teile der Referenzspannung Vr sind. Beispielsweise liegt eine Möglichkeit darin, den Pegel der unbekannten Spannung V, direkt mit Teilen der bekannten Referenzspannung zu vergleichen. Wenn beispielsweise ein binäres Wort aus sechs Bits gewünscht ist, existieren 64 (2*·) mögliche Pegel. Die Eingangsspannung V, wird dann in getrennten Schritten mit ansteigenden Inkremenlen von V, dei Referenzspannung Vr bei jedem möglichen Pegel vergleichen, und der Vergleicher zeigt an. wann die Eingangsspannung V₁ den besonderen Referenzpegel überschreitet, wodurch damit der Pegel der Eingangsspannung V_x bestimmt ist. So wird V, mit λϊ, einem ersten Spannungspegel V₅, der V_R/64 ist. verglichen, und wenn V, weniger als V₁ ist, dann wird V, mit dem Pegel 2. d.h. mit V, = 2V_R/64 verglichen und wenn V, weniger als V, ist. dann wird V_x mit dem Pegel 3.

d.h. V_s=3V«/64 verglichen usw., bis beispielsweise V, als unterhalb des Pegels 47 liegend festgestellt wird. Es hat sich dann damit herausgestellt, daß die unbekannte Spannung V, zwischen 46 und 47 der Skala von 0 — 63 liegt und diesen Wert kann eine digitale Wiedergabe von lOlllOzugeordnetwerden.

Der Nachteil bei der vorstehend aufgeführten Technik liegt darin, daß insgesamt 2^N separate Vergleichsschritte, im vorliegenden Beispiel 64, durchgeführt werden müssen, was recht teuer und zeitaufwendig ist.

Ein effektiveres Schema ist als Binärsuche bekannt. Zunächst wird dabei die unbekannte Eingangsspannung Vt mit einer Vergleichsspannung verglichen, die der Hälfte des gesamten Vergleichswertes, d. h. beispielsweise 32, entspricht Wenn der Vergleich anzeigt, daß die Vergleichsspannung V, größer als Vr/2 ist, dann wird das erste bzw..signifikantestu Bit der Digitaldarstellung von V_x eine »Eins« sein. Zeigt der Vergleich an, daß der Pegel der Spannung V_x unterhalb von Vr/2 liegt, dann ist das signifikanteste Bit glr'.h »Null«. In beiden Fallen eliminiert dieser erste Vergleich die Notwendigkeit für weitere Vergleiche der einen Hälfte des gesamten Vergleichsbereichs von Vr , entweder in der unteren oder in der oberen Hälfte, abhängig davon, ob der erste Vergleich größer (»Eins«) oder kleiner (»Null«) als V_Ä/2 ist.

Es wird dann ein zweiter Vergleich durchgeführt War das erste Bit eine »Eins«, dann wird die unbekannte Spannung V, nunmehr mit 3 VrI', verglichen, um festzustellen, ob V₁ zwischen V_R/2 und 3 V/4 oder 3 V_R/4 und Vr liegt. Ist V_x kleiner als 3 ν_Λ/4, dann ist das zweite Bit »Null« und ist sie größer als 3V_s/4, dann ist das zweite Bit »Eins«.

Analog dazu, wenn der erste Vergleich ergeben hat, daß V_x kleiner als V_R/2 (erstes Bit »Null«) war, dann wird V, mit VrIA verglichen, um zu bestimmen, ob sie zwischen 0 und Vr/4 (zweites Bit »Null«) ist oder zwischen VrI^ und V_s/2 (zweites Bit »Eins«) lie rt. Diese Sequenz von Vergleichen wird dann fortgesetzt, um den Rest der Binärwerte für die Bits zu bestimmen.

Bei dieser Technik, bekannt als sukzessive Annäherurigs-Binärsuche, sind insgesamt /V Vergleiche notwendig, um eine yV-Bit-Binärdarstellung der Spannung V_x zu bestimmen. Aus dem Stand der Technik bekannte Analog/Digital-Konverter benutzen diese Ροτη der Binärsuche, um eine Folge für /V-Bit-Konvertierung herzustellen in folgender Weise:

V,I2. V_R/2 ± V_R/4. V_RI2 ± V_R/4 ±

bis zu V_RI± . . . ± (1)

Fig. I stellt schematisch eine einen typischen schrittweisen Annäherungs-Analog-Digital-Konverter dar. der die Gleichung (1) ausführt Die unbekannte Spannung V, wird einem Vergleicher 10 zugeführt und mit der Folge von Suchspannungen entsprechend der Gleichung 1 verglichen. Es muß daher ein Generator vorgesehen sein, der entsprechende .Suchspannungen hergestellt, und /war (V_R/2), (3 V„/4 oder VrIA, (7 VrI8. V_RIS. 3VrI8 oder V_w/8. (15 V*/16. 13VrI 16, 11V«/16. 9 Vß/16, ■,. oder V_Ä16), (31 V*/32, 29 V_s/32, 29 V«/32... oder Vr/32) und (63V_Ä/64, 61 Vr/64,... oder V«/64) wenn JV= 6 ist. Ein Generator zur Erzeugung solcher Spannungen kann ein typischer Digital/Analog-Konverter 12 sein, dessen Sequenzierung dufhc eine Logik 14 gesteuert wird und der die geeigneten Analogsuch' spannungspegel abgibt und zwar in Abhängigkeit von dem vorherigen Vergleich durch den Vergleicher 10, weli-h^s Ergebnis der Steuerlogik 14 zugeführt wurde. Die erste Suchspannung, die dem Vergleicher 10 zugeführt wird, is«, demnach selbstverstänJlich Vr/2.

Ein besonderer Digital/Analog-Kcnverter, der ?ls Konverter 12 in F i g. 1 benutzt werden kann, kann eine Schaltung mit zwei Kondensatoren sein, wie sie in der bereits erwähntt.i Veröffentlichung von R. E. Suarez, P. R. Gray und D. A. Hodges gezeigt ist. Diese Schaltung mit zwei Kondensatoren ist in Fig.2 dargestellt und enthält zwei Kapazitäten Ci Und Ci gleicher Größe und drei Schalter 51, 52 und 53 die von der Logik her gesteuert werden. Bei der Schaltung gemäß Fig,2 beginnt die Digiiäi/Anaiog-Umwandlung damit, daß beide Kondensatoren entladen sind, und sie wird seriell durchgeführt unter der Annahme, daß das am wenigsten

signifikante Bit bo zuerst beachtet wird. Ist dieses Bit eine Eins, dann wird 52 geschlossen und der Kondensator Cl auf die Referenzspannung Vr aufgeladen; ist es eine Null, dann C2 entladen gelassen. Der Schaller 51 wird dann geschlossen, und die Ladung wird zwischen den beiden Kondensatoren aufgeteilt, was in einer Ausgangsspannung

resultiert.

Die Ladung wird dann auf CX belassen, und die Aufladung von C2 wird wiederholt, dieses Mal unter der Annahme, daß das nächste signifikante Bit b\ in Angriff genommen wird. Nach Umverteilung beträgt die Ausgangsspannung dann

Diese sich wiederholende Prozedur kann fortschreitend für die Bits höherer Ordnung wiederholt werden.

Die Schaltung gemäß Fig.2 kann demnach auf verschiedene Weise unter Steuerung der Logik in sequentieller Weise geschaltet werden, um all die notwendigen Suchspannungen aufzubringen, die weiter oben spezifiziert wurden, wobei das Prinzip der Spannungsumverteilung in sequentieller Folge zwischen den Kondensatoren CX und C2 angewendet wird.

Die Digital/Analog-Schaltung der Fig.2 beeinhaltet jedoch Begrenzungen, derart, daß sie relativ langsam ist bei der Erzeugung von binär abgestuften Suchpegeln für eine Analog-Digital-Konvertierung. Wenn beispielsweise V_x kurz unterhalb der Hälfte von V« (d.h. 7K«/16) liegt, dann generiert die Schaltung gemäß Fig.2 zunächst die Spannung VrII, und ein Vergleich zeigt an, daß die unbekannte Spannung V, unterhalb von Vr/2 liegt. Die Schaltung erzeugt als nächstes die Vergleichsspannung V/f/4, und ein Vergleich zeigt an, daß V, größer als VrIA ist und daß nunmehr ein Vergleich bei 3Vr/8 durchzuführen ist An diesem Punkt kann die Schaltung gemäß F i g. 2 jedoch diesen Spannungspegel 3Vr/8 nicht als nächsten Schritt direkt generieren, sondern muß rückgesetzt und erneut gestartet werden, um dann die Sequenz VrIZ, 3VrIA und 3V/?/8 zu erzeugen. Die in diesem Zusammenhang weiter oben genannte Publikation stellt fest, daß viele Suchverfahren diese Art der erneuten Inbetriebsetzung erfordern und daß für /V-Bits bei M Vergleichen, (N) (N+1) Spannungsumverteilungen durch die Kondensatoren Cl und C2 erforderlich sein können, um die N-Suchspannungen zu erzeugen.

Die bekannte Schaltung, die in F i g. 2 dargestellt ist ist darüber hinaus relativ ungenau aufgrund der parasitären Kapazitäten der Schalter, den Nichtlinearitäten der Kondensatoren und der Notwendigkeit gleicher Kondensatorgrößen.

Mit vorliegender Erfindung wird eine Schaltung zur Abgabe binärabgestufter elektrischer Signale angegeben, die insbesondere für die Verwendung als Digital/Analog-Konverter geeignet ist und auf der Basis der Ladungsübertragung mittels einer ladungsgekoppelten Einrichtung oder einer Eimerkettenschaltung arbeitet Diese Schaltung kann mit einem Vergleicher 10 üblicher Schaltung gemäß Fig. 1 zum Zusammenbau einer Analog/Digital-Wandlerschaltung zusammengebaut werden. Die Digital/Analog-Schaltung mittels Ladungsübertragung gemäß vorliegender Erfindung benutzt die Ladungsübertragung zwischen Speicherbzw. Potentialsenken in ladungsgekoppelten Einrichtungen oder mittels Kapazitäten in der Eimerkettentechnologic, um eine sukzessive Binärannäherungsfolge bereitzustellen und um dabei die Nachteile zu vermeiden, die den bekannten "Techniken anhaften. Beispielsweise sind aufgrund vorliegender Erfindung nur N Ladungsumverteilungen notwendig anstelle des Maximums von (N)(N+\) Ladungsumverteilung gemäß oben beschriebenem Stand der Technik. Weitere Vorteile wie die Fähigkeit, die gesamte Ladung jeweils von einem Speicherelement zum anderen zu übertragen anstelle der Ladungsteilung zwischen zwei Kapazitäten.

und die Fähigkeit die Ladung vor- und rückwärts sehr genau zu verschieben, wird aufgrund der nachfolgenden Beschreibung anhand der Fig.3, 4 und 5 im einzelnen klarwerden.

Die Fig. 3. 4 und 5 stellen die Arbeitsweise einer

2ö ladungsgekoppelt Einrichtung dar. die in der Lage ist. zwei Potentialsenken zu bilden und präzis ausgewählte Mengen von Ladungen, Ladungspakete also, zwischen den Senken zu verschieben. Die Struktur der ladungsgekoppelten Einrichtung enthält ein Halbleitersubstrat 16.

zwei Speicherelektroden 18 und 20 und eine Steuerbzw. Übertragungselektrode 22, die insgesamt mit geeigneten Impulsquellen (nicht dargestellt) verbunden sind.

Die in den Fig.3 bis 5 dargestellte Anordnung arbeitet gemäß einer ladungsgekoppelten Einrichtung, bei der Potentialsenken unter den Speicherelektroden 18 und 20 gebildet werden, wenn die Elektroden die geeigneten Spannungen zugeführt werden. Diese Potentialsenken A und B sind in der Lage, Ladungsträger zu speichern. Zwischen den beiden Potentialsenken A und B ist die Übertragungselektrode 22 für die Verschiebung von präzisen Ladungsträgermengen, d. h. Ladungspaketen, zwischen diesen beiden Potentialsenken hin- und her vorgesehen, wenn geeignete Spannungswerte allein drei Elektroden 18, 20 und 22 zugeführt werden. Diese in den Fi g. 3 bis 5 dargestellte Anordnung ist insbesondere geeignet für die Anwendung in Digital/Analog- und Analog/Digital-Wandlerschaltkreisen.

Eine Ladungsmenge bzw. eine Ladungspaket Qr wird in eine der Senken, beispielsweise A in F i g. 3. injiziert. Dann wird diese Ladungsmenge zwischen den Potentialsenken A und B mittels der Steuerelektrode 22 gleichzeitig umverteilt wie dies Fig.4 ziegt, und anschließend werden beide Potentialsenken wieder voneinander getrennt mittels der Steuerelektrode 22, so daß jede Potentialsenke die Ladungsmenge Qr/2 enthält wie dies die F i g. 5 zeigt Danach wird eine der beiden Potentialsenken A und B geleert, indem die darin enthaltene Ladungsmenge abgezogen und anderswo gespeichert wird. Das übrigbleibende Ladungspaket QrI2 in der nicht geleerten Potentialsenke wird nun in analoger Weise wie oben beschrieben geteilt so daß jede Potentialsenke A und B anschließend ein Ladungspaket QrIA enthält Wiederum wird nun eine der Potentialsenken geleert und das entfernte Ladungspaket QrIA kann anderswo gespeichert werden. Die nunmehr übriggebliebene Ladungsmenge QrIA in der nicht geleerten Potentialsenke wird in analoger Weise wiederam geteilt so daß anschließend jede Potentialsenke ein Ladungspunkt mit der Menge Qr/8 enthält Eines dieser Ladungspakete der Größe QrIS wird wiederam entfernt und anderswo gespeichert werden.

Schließlich kann die verbliebene Menge Qr/8 wiederum in zwei gleiche Ladungspakete CWl 6 geteilt und anschließend entleert werden.

Die in den Fig.3 bis 5 dargestellte Struktur erzeugt demnach auf einfache Weise eine Folge von binärabgestuften Ladungspaketen Qr/2, QrIA₁ QrIS, CWl 6

CW2^N. Durch selektives Aufaddieren dieser Ladungspakete kann jeder analogen Ladungswefl von Null bis Qr erziel; werden. Die vorstehend aufgeführte Sequenz kann auch bei der Umwandlung von Analog- in Digital-Signale Anwendung finden. .

Es sei nun auf die Darstellung in Fig·. G₁ in dem der Ladungspaketsequenzgeneralor der Fig.3 bis 5 als 24 dargestellt ist, bezuggenommen. Die genannte Schaltung 24 ist dabei in ein komplettes Schaltungssyslem für die Analog/Digital-Konvertierung eingebaut zusammen mit einem Vergleicher 34. in welchem ein Eingangsanalogsignal in Gestalt einer Ladungsmenge Q_x anstelle der Spannung V, mit dem Ladungsäquivalent einer binärab-

erfolgt, die den Ladungsteiler 26 derart steuert, daß der nächste Ausdruck in der Folge, nämlich QrIA zu der Ladung ζ)* im Speicherbereich 30 zu addiert wird. Damit wird im Speicherbereich 30 die Ladungsansammlung

Qt gebildet, die Q_x+QrIA entspricht. Der nächste Vergleichssciiritt wifd somit zwischen Q=Q_RI2 und Q_x= Qx+ plus QrIA durchgeführt (was dem Wert \9QrI6A + QrIA = 35QJ6A entspricht). In diesem Vergleichsschritt stellt sich heraus, daß Q_x'> als Q ist, was

ίο anzeigt, daß das nächste Bit eine »Eins« ist. Dieses »Eins« Bitresultat wird der Steuerlogik 32 zugeführt, die ihrerseits den Ladungsteiler 26 so steuert, daß der nächste generierte Ladungspaketwert Qr/8 jetzt zu der Ladung ζ) im Speicherbereich 28 hinzuaddiert wird. Der

Is nächste Vergleich wird nunmehr zwischen Q=QrI 2+Qr/8 = 5Qr/8 und andererseits Q,' = 35Qr/6A durchgeführt. Bei diesem Vergleichsschritt ist Q,'<Qr, das dritte Bit ist demnach »Null«, und der nächste erzeugte Ausdruck bzw. das nächste Ladungspaket QrI\6 wird zu

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verglichen wird, um eine binäre Signaldarstellung der umzuwandelnden unbekannten Spannung bzw. äquivalenten Ladung Q, bereitzustellen. Der Ladungspakeise· quenzgenerator gemäß den F i g. 3 bis 5 ist in F i g. 6 mit 24 dargestellt und erzeugt eine Folge von Ladungspaketen der oben beschriebenen Art. Diese Sequenz wird einem Ladungsteiler 26 bekannter Art zugeführt, von dem jedes Ladungspaket der Sequenz entweder einem ersten Ladungspeicherbereich 28 oder einem zweiten Ladungsspeicherbereich 30 zugeführt wird, jeweils gesteuert von der Logik 32. Die Ladungsspeicherbereiche Π und 30 akumulieren selektiv die Tiele dieser Sequenz und beinhalten effektiv die Ladungsäquivalente der Gleichung (I). Der Ladungsspeicherbereich 30 speichert auch die unbekannte Ladung Q_x.

Ein wichtiger und einmaliger Unterschied in der Arbeitsweise der Schaltung gemäß F i g. 6 gegenüber der bekannten liegt darin, daß die binäre Suche ausschließlich durch Addition der sequentiell generierten Ladungspakete erfolgt, entweder in den (^-Speicher 28 oder in den CVSpeicher 30. um die binäre Suchsequenz gemäß der Gleichung (1) zu erzielen, wobei die negativen Ausdrücke dieser Gleichung durch Addition der entsprechenden Ladungsmengen in dem Speicherbereich 30 erhalten werden, anstelle von Subtrahieren aus dem Speicherbereich 28.

Diese Arbeitsweise läßt sich am besten anhand eines Beispiels erläutern. Für eine Sechs-Bit-Umwandlung sei angenommen, daß der Analogwert von Q_x gleich 190r/64 beträgt, was in einer Analog/Digital-Umwandlung in der Digitaldarstellung 010011 resultieren soll. Dieser unbekannte Analogwert Q_x wird im Speicherbereich 30 abgespeichert, und das erste Such-Ladungspaket QrII des Generators 24 wird von dem in Abhängigkeit von der logischen Steuerung arbeitenden Ladungsteiler 26 in den Speicherbereich 28 gelenkt, um dort abgespeichert zu werden. Der Wert Q= Qr/2 des Speicherbereiches 28 wird nunmehr mit dem Wert Q_x des Speicherbereichs 30 (hier gleich dem Wert 190r/64) im Vergleicher 34 verglichen. Der Vergleichsschritt zeigt an, daß Q_t < Q und somit das erste signifikante Bit eine »Null« isL In üblichen Binärsuchtechniken würde der nächste Vergleich bei QrIA erfolgen, was zur Folge hat. daß das nächste erzeugte Ladungspaket QrIA von dieser Ladung Q= QrI2 im Speicherbereich 28 substrahiert werden muß. Gemäß der Ausführungsform in Fig.6 ist der vorherige Schritt, bei dem Q_x< ais Q festgestellt worden ist durch die Logiksteuerung 32 35(?«/64-( CW16 = 39CW64 _zu erzeugen.
Der vierte Vergleich zwischen Q= 5CW8 und Ci" - 3 39CW64 zeigt an. daß die Ladung Q_x" < Qist. Das vierte Bit ist demnach eine »Null«, womit das nächste erzeugte Ladungspaket CWl6 zu der Ladung Qx" hinzugefügt wird, um die Ladung Q_x" zu erzeugen. Der fünfte Vergleich wird nunmehr zwischen Q=5Qr/8 und CV" = 39CW64 + CW16 = 43CW64 durchgeführt. Dabei ist dann Q_x" > als Q, und das fünfte Bit ist eine »Eins«.

so daß der nächste generierte Ausdruck CW32 mit seinem entsprechenden Ladungspaket dem Speicherbereich 28 mit der dortigen Ladung Q hinzugefügt wird. Der sechste Vergleich erfolgt nunmehr zwischen der Ladung Q=5Qr/8 + Qr/32=A2Q_rI6A und Q_x'"= 43CW64, deswegen ist Q_x"> als Q, und das sechste Bit ist eine »Eins«. Zusammenfassend ist zu sagen, daß bei der beschriebenen Arbeitsweise bei Festlegung eines Bits als eine »Eins« das nächste Ladungspaket vom Ladungsteiler 26 dem Speicherbereich 28 hinzugefügt wird und wenn das festgestellte Bit »Null« ist. das nächste Ladungspaket dem Speicherbereich 30 zugeteilt wird.

Es ist also festzuhalten, daß die korrekte binäre Darstellung 010011 erzeugt wurde und daß nur N Suchwerte notwendig waren und der N Vergleiche aufgetreten sind, bei diesem besonderen Beispiel bei dem N als sechs gewählt ist. Die Struktur gemäß F i g. 6 kann mit aus dem Stand der Technik bekannten ladungsträgergekoppelten Einrichtungen weiche Speichersenken sowie Ladungsteilerelektroden verwendet und normaler Vergleichstechnik durchgeführt werden. Die Logik 32 ist einfach und reagiert auf binäre »E^ns« oder binäre »Null« vom Vergleicher 34, um den Ladungsteiler 26 zu steuern und kann konventioneller Logiktechnik aufgebaut sein.

Die Ausführungsform des Digital/Analog-Konverters gemäß Fi g. 3 bis 5 ist ein Beispiel für Ladungsübertragungsvorrichtungen. Eine äquivalente Ladungsübertragungsvorrichtung kann in Eimerkettenschaltung vorgesehen werden. F i g. 7 zeigt eine Eimerkettenschaltung die im wesentlichen in derselben Art funktioniert wie die ladungsgekoppelte Einrichtung gemäß den F i g. 3 bis 5 und die als Digital/Analog-Konverter 12 in der Kombination der Fi g. 1 und 6 Verwendung finden kann.

Die Eimerkettenschaltung enthält drei betätigbare Vorrichtungen 38, 40 und 42, die insbesondere Feldeffekttransistoren sein können, und zwei gleiche Kapazitäten 44 und 46. Die Fig.8 zeigt den

Spannungsverlauf und die Folge der Betätigung für die einzelnen schaltenden FETs in der F i g. 7. Gemäß dieser Figur sind die beiden gleichen Kapazitäten 44 und 46 vorgesehen, um Ladung zu teilen und die vorstehend beschriebene binärabgestufte Sequenz zu generieren. Anfänglich wird eine Phase I (Signal Φ 1) mit einer Amplitude von V_g über den Transistor 38 zugeführt und hebt den Knoten 48 damit auf eine Vergleichsspannung V«= V_g~- K₁* wobei V₁/, der Schwellwertpegel des Transistors 38 ist. Der Knoten 50 liegt auf Erdpotential, und zu diesem Zeitpunkt tritt dann das Signal Phase 2 (Φ 2) auf, das den Transistorschalter 40 schließt. Die Kapazitäten 44 und 46 sind nunmehr verbunden und parallel geschaltet, und die Spannung an beiden Knoten 48 und 50 geht auf V_R/2 zurück. Das Signal Phase 2 Φ 2 wird nunmehr weggenommen, und der Transistorschalter 40 öffnet, der Knoten 48 wird wiederum auf die Spannung V«= Vg- V,h aufgeladen. Dies führt dazu, daß ein Ladungspaket dem Ausgang zugeführt wird, das den Wert Q=Qf₁VRrI aufweist, was das Resultat des ersten Zyklusses der Arbeitsweise der Eimerketteneinrichtung Kt. Diese Einrichtung setzt diesen Zyklus damit fort, daß der Transistorschalter 40 schließt und öffnet und der Knoten 48 immer wiederholt auf die Vergleichsspannung Vr aufgeladen wird. Eine Sequenz von Ladungspaketen wird dadurch generiert, die den Werten W= G₅ V_R/4. C₁₆ Vr/8, C₃₆ V_ä/16 usw. entspricht.

Ein Vorteil der Schaltung gemäß Fig. 7 liegt darin.

*> daß der Knoten 48 immer wieder auf dieselbe Spannung

Vr angehoben wird, so daß dadurch der Einfluß der Nichtlinearität oder der parasitären Kapazitäten an diesem Knoten ausgeschaltet ist.

Die Fig.9, 10 und 11 geben eine Variation der

to Schaltung und der λΗ3εϊΐ8ΜεΪ8ε der in den Fi g. 3 bis 5 dargestellten Struktur an, und zwar mit dem Unterschied dahingehend, daß eine Vorspannladung Qvorsp jeweils unter einer Elektrode, beispielsweise Elektrode 18 gespeichert ist, was durch eine der Elektrode 18

!5 zugeführte höhere Spannung im Vergleich zur Elektrode 20, erreicht wird. Diese Ladung Qvorsp unterdrückt effektiv alle Unterschiede in Schwellwertspannungen der beiden Elektroden 18 und 20. Die Laduifg, die auf diese Vorspannladung Qvorsp draufgesetzt wird, wird

iiT jeweils in Häifien geteilt, wie dies in Fig. ί ί dargestellt und vorstehend im Zusammenhang mit den F i g. 3 bis 5 beschrieben ist. Die Ladung wird dabei unter der Elektrode 20 jeweils entfernt und den Speicherbereichen 28 und 30 zugeführt.

Hierzu 4 Ulatt Zeichnungen

Claims (5)

Patentansprüche:

1. Schaltung zur Erzeugung einer binär abgestuften Folge elektrischer Signale, insbesondere zur Anwendung in Digital/Analog- und Analog/Digital-Konvertern, unter Verwendung einer ersten Speicherkapazität und einer zweiten Speicherkapazität gleicher Größe, die mittels Steuerimpulse gesteuert auf- und entladen werden, sowie eines gesteuerten Schalters für die Umverteilung von Ladungen zwischen den Speicherkapazitäten, d a durch gekennzeichnet, daß als Speicherkapazitäten Spannungssenken (A, B) in einem Halbleitersubstrat (16), denen je eine gesteuerte Speicherelektrode (18, 20) zugeordnet ist, vorgesehen sind und daß als gesteuerter Schalter eine Steuerelektrode (22) mit dem Substrat (16) gekoppelt und zwischen den Speicherelektroden (18, 20) angeordnet ist, um die Spannungssenken (A, B) gesteuert zu trennen u^sr zu vereinigen, so daß eine Binärfolge von Ladungspaketen der Form Q= Qr/2, QrIA, QrIZ, ... QrI2ⁿ, wobei A/eine positive ganze Zahl ist, abgebbar ist

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine der Spannungssenken (A) mit einer konstanten VorspannLdung (Qvorsp) beaufschlagbar ist.

3. Schaltung nach dem Oberbegriff von Anspruch 1, dadurch gekennzeichnet, daß zwischen den beiden Speicherkapazitäten (44, 46) ein Transistor (40). vorzugswei.a in Feldeffektbauweise, mit seinen Stromflußelektroden in Knc ";n (50,48) angeschlossen ist, und daß der eine Knoten (48) über einen gesteuerten Transistor (J3), vr -zugsweise ebenfalls ein Feldeffekttransistor, an den Ausgang angelegt ist und zyklisch jeweils nach der mittels der Steuerung durch den zwischengeschalteten Transistor (40) erfolgenden Ladungsaufteilung zwischen den Kapazitäten (44, 46) wieder auf die Referenzspannung (Vr) aufgeladen wird, so daß am Ausgang eine Binärfolge von Ladungspaketen der Form

Q= Gb- VV2. G₆- Vr/Λ, Q₆- VrI8 G₆ Vr/Z».

wobei N eine positive ganze Zahl ist, abgreifbar ist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß beide Kapazitäten (44, 46) über den nicht mit dem Ausgang verbindbaren Knoten (50) über die Stromflußelektroden eines weiteren steuerbaren Transistors (42), vorzugsv/eise ein Feldeffekttransistor, entladbar sind.

5. Schaltung nach einem der vorigen Ansprüche bei Anwendung in Analog-Digital-Konvertern, dadurch gekennzeichnet, daß die Binärfolge von Ladungspaketen über einen Ladungsteiler (26) selektiv einem ersten Speicherbereich (28) oder einem zweiten Speicherbereich (30), dem auch die unbekannte Analoggröße Q_x zuführbar ist, zugeführt wird, daß in einem Vergleicher (34) der Inhalt beider Speicherbereiche (28, 30) verglichen wird, daß das Vergleichsergebnis den digitalen Ausgang bildet und gleichzeitig einer Logik (32) zugeführt wird, die den Ladungsteiler (26) mit Steuerimpulsen beaufschlagt, um die Ladungspakete selektiv auf den einen oder den anderen der Speicherbereiche (28, 30) zu verteilen.

Die Erfindung betrifft eine Schaltung zur Erzeugung

einer binär abgestuften Folge elektrischer Signale, insbesondere zur Anwendung in Digital/Analog- und Analog/Digital-Konvertern gemäß dem Oberbegriff

ϊ des Anspruchs 1.

Analog/Digital- und Digital/Analog-Konverterschaltkreise, die die Kombination von Kapazitäten und Schaltern für die Erzeugung von Suchspannungen, d. h. beim Vergleichen benutzter Spannungswprte, und

ίο analogen Signalen ausnutzen, sind bekannt. Ein Beispiel dafür ist eine Schaltung der Art, wie sie in der Veröffentlichung »AH MOS Charge-Redistribution A/D Conversion Technique« von R. E. Suarez, P. R. Gray und D. A. Hodges, 1974 IEEE International Solid-State

Ii Conference, Digest of Technical Papers, Seite 194, Februar 1974, veröffentlicht ist. Bei dieser Schaltung ist es bei manchen Vorgängen und Stellen in dem Annäherungsprozeß nicht möglich, den nächsten zum Vergleichen nötigen Suchwert direkt zu erzeugen, und es ist in diesem Falle notwendig, die ganze Suchfolge erneut zu starten. Des weiteren ist bei dieser bekannten Schaltung zu beachten, daß parasitäre Kapazitäten der zugeordneten Schalter, die Nichtlinearität der Kapazitäten und das Erfordernis gleicher Kapazitätsgröße Schwierigkeiten erheblicher Art mit sich bringt. Bei Verwendung dieser Schaltung ist es in vielen Fällen der Konvertierung nicht möglich mit einjm Minimum an Annäherungsschritten auszukommen.

Aufgabe vorliegender Erfindung ist es. bei einer Schaltung der eingangs genannten Art, die genannten Nachteile zu vermeiden und eine Schaltung zur Verfügung zu stellen, die bei großer Genauigkeit einfach realisierbar ist und die Möglichkeit bietet, mit einem Minimum an Annäherungsschritten die Konvertierung

J5 zu ermöglichen. Darüber hinaus soll diese Schaltung sowohl in Digital/Analog- als auch in Analog/Digital--Konvertierungsschaltungen einsetzbar sein.

Diese Aufgabe wird bei der eingangs genannten Schaltung erfindungsgemäß durch die Anwendung der im kennzeichnenden Teil vies Avispruchs 1 bzw. des Anspruchs 3 niedergelegten Merkmale prinzipiell gelöst.

Vorteilhafte Weiterbildungen dieser Schaltungen sind in den Unteransprüchen 2 bzw. 4 genannt.

Bei Anwendungen dieser erfindungsgemäße vorteilhaft gestalteten Schaltungen bei der Analog/Digital-Konvertierung wird mit Hilfe der im Anspruch 5 genannten Maßnahmen in vorteilhafter Weise sichergestellt, daß nur so viel Annäherungsschritte notwendig sind, wie Stellen in dem digitalen Binärwort vorhanden sind.

Aufbau und Arbeitsweise der erfindungsgemäßen Schaltungen sind nachstehend anhand der beschriebenen und in den Figuren dargestellten Ausführungsbeispiele näher erläutert. Dabei sind auch an den entsprechenden Stellen die damit erzielbaren Vorteile im einzelnen erläutert. Die Figuren zeigen im einzelnen: Fig.] schematisch ein Blockdiagramm einer Ausführung eines Analog/Digital-Koiverters, der in Verbindung mit vorliegender Erfindung benutzbar ist.

F i g-_ 2 schematjsch eine Schaltung zur Erzeugung einer abgestuften Binärsignalfolge für einen Digital/ Analog-Konverter, wie er aus dem Stand der Technik bekannt ist,

Fig.3, 4 und 5 schematische Darstellungen der Arbeitsweise einer ladungsgekoppelten Einrichtung, die erfindungsgemäß gestaltet in einem Digital/Analog-Könvef tef verwendbar ist,