DE2702581A1

DE2702581A1 - DIGITAL FREQUENCY DETECTION

Info

Publication number: DE2702581A1
Application number: DE19772702581
Authority: DE
Inventors: Klaus Dipl Ing Kirschner; Joerg Dr Robra; Luitfried Dipl Ing Schmidt
Original assignee: Tekade Felten and Guilleaume Fernmeldeanlagen GmbH
Current assignee: Felten and Guilleaume Fernmeldeanlagen GmbH
Priority date: 1977-01-22
Filing date: 1977-01-22
Publication date: 1978-07-27
Also published as: FR2378285B1; DE2702581C2; FR2378285A1

Description

TE KA DE FELTEN & GUILLEAUME if. Den 20.1.1977TE KA DE FELTEN & GUILLEAUME if. January 20th, 1977

FERNMELDEANLAGEN GMBH P 77306FERNMELDEANLAGEN GMBH P 77306

Digital frequency detection

Die Erfindung betrifft ein Verfahren zur digitalen Frequenzerkennung, d.h./ es wird mit digitalen Mitteln entschieden, ob eine Wechselspannung am Eingang eines Empfängers eine Sollfrequenz fo besitzt oder nicht. Ein Verfahren der angedeuteten Art kann z.B. bei Selektivrufsystemen mit Einzeltonfolge zur Anwendung kommen, wie etwa beim Europäischen Funkrufdienst.The invention relates to a method for digital frequency detection, i.e. / digital means are used to decide whether an alternating voltage at the input of a receiver is a Target frequency fo has or not. A method of the indicated Art can be used e.g. in selective call systems with a single tone sequence come into use, such as the European paging service.

Schaltungen, denen die herkömmlichen Verfahren zur Frequenzerkennung zugrundeliegen, verwenden einen Schwingkreis mit einer vielfach angezapften Spule (vgl. z.B. DAS 15 16 737), deren Anzapfungen mit Schaltern angewählt werden. Wird der Schwingkreis mit der Eigenfrequenz fo durch die empfangene Wechselspannung zum Schwingen angeregt, so wird dieser Vorgang registriert und die Frequenz der Wechselspannung gilt dadurch als erkannt. Sodann wird mit Hilfe der erwähnten Schalter die Induktivität des Schwingkreises und damit seine Eigenfrequenz fo verändert. Beim Empfang der nächsten Tonfrequenzen kann sich der geschilderte Ablauf so lange wiederholen, bis eine für dem Empfänger gedachte und als Tonfolge verschlüsselte Information vollständig übertragen ist. Stimmen empfangene Frequenz und Eigenfrequenz des Schwingkreises einmal nicht überein, so sorgt eine automatische Steuerung dafür, daß in der Empfangsanlage die Anfangsbedingungen wieder hergestellt werden.Circuits based on conventional frequency detection methods also use an oscillating circuit a multiple tapped coil (see e.g. DAS 15 16 737), the taps of which are selected with switches. Will the The oscillating circuit with the natural frequency fo is excited to oscillate by the received alternating voltage, so this process takes place registered and the frequency of the alternating voltage is recognized as a result. Then, with the help of the switches mentioned, the The inductance of the resonant circuit and thus its natural frequency fo changed. When receiving the next audio frequencies can repeat the process described until information intended for the recipient and encrypted as a tone sequence is completely transferred. The received frequency and natural frequency of the resonant circuit are not correct match, an automatic control ensures that the initial conditions are restored in the receiving system will.

Wegen der Spule mit der.großen Zahl von Anzapfungen und Schaltern - in der Regel elf bis fünfzehn - sind die auf dem herkömmlichen Verfahren beruhenden Anordnungen platzraubend undBecause of the coil with the large number of taps and switches - usually eleven to fifteen - are the ones on the conventional one Procedure-based arrangements take up space and

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aufwendig. Es ist Aufgabe der Erfindung, ein Verfahren zur Frequenzerkennung einer Eingangswechselspannung anzugeben, das mit raumsparenden und einfachen Mitteln durchführbar ist.laborious. It is the object of the invention to provide a method for Specify frequency detection of an AC input voltage, which can be carried out with space-saving and simple means.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß eine binäre Impulsfolge mit der Frequenz der Wechselspannung durch zwei periodische um 180° gegeneinander jphasenverschobene Tastimpulsfolgen abgetastet wird, wodurch zwei Folgen aus Binärwerten entstehen, und daß di'e Frequenz der Wechselspannung dann als halbe Tastfrequenz fo erkannt gilt, wenn mindestens eine der erzeugten Folgen aus Binärwerten eine zusammenhängende, alternierende Teilfolge bestimmter Gliederzahl enthält. Gemäß einer Ausgestaltung dieses Verfahrens ist die Gliederzahl η der alternierenden Teilfolge durch die Beziehung η - fo/Af bestimmt, wobei 2Af dasjenige FrequenzIntervall ist, in dessen Mitte die halbe Tastfrequenz fo liegt und das aus allen Wechsel* spannungsfrequenzen besteht, die mit der Frequenz fo gleichgesetzt werden dürfen.This object is achieved according to the invention in that a binary pulse train with the frequency of the alternating voltage is sampled by two periodic pulse pulse trains phase-shifted by 180 ° from each other, whereby two sequences of binary values are created, and that the frequency of the alternating voltage is then recognized as half the sampling frequency fo , if at least one of the generated sequences of binary values contains a coherent, alternating partial sequence of a certain number of elements. According to one embodiment of this method, the number of elements η of the alternating partial sequence is determined by the relationship η - fo / Af, where 2Af is the frequency interval in the middle of which half the sampling frequency fo lies and which consists of all alternating voltage frequencies with the frequency fo may be equated.

Anhand der Figuren 1-3 soll die Erfindung näher beschrieben und erläutert werden. Die Figur 1 zeigt ein Beispiel für eine Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1. Die Wechselspannung mit der Frequenz fs wird über den mit fs bezeichneten Anschluß einem Verstärker V mit nachgeschaltetem Begrenzer B zugeführt, an dessen Ausgang eine Folge von Rechteckimpulsen mit dem Tastverhältnis 1/2 und der Impulsfolgefrequenz fs' anliegt.The invention is to be described and explained in more detail with reference to FIGS. 1-3. Figure 1 shows an example of a Circuit arrangement for performing the method according to claim 1. The alternating voltage with the frequency fs is about the terminal labeled fs is fed to an amplifier V with a downstream limiter B, at the output of which a Sequence of square pulses with the duty cycle 1/2 and the pulse repetition frequency fs' is present.

Diese Impulsfolge wird nun den Dateneingängen der beiden fünfstufigen Schieberegister SR1 und SR2 zugeführt, die über den mit ft bezeichneten Anschluß von einem Taktgenerator getaktet werden. Der Taktgenerator liefert eine weitere Rechteckimpulsfolge mit der Frequenz ft und dem Tastverhältnis 1/2, wobei die Taktimpulse für das Schieberegister SR2 über einen Inverter IThis pulse train is now the data inputs of the two five-stage Shift registers SR1 and SR2 are supplied, which are clocked by a clock generator via the connection labeled ft will. The clock generator delivers another square pulse train with the frequency ft and the duty cycle 1/2, whereby the clock pulses for the shift register SR2 via an inverter I.

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geleitet werden. Mit jeder ansteigenden Flanke der Impulse an den Takteingängen der Register wird der am Dateneingang zu diesem Zeitpunkt anstehende Binärwert in die erste Stufe der Register übernommen, während gleichzeitig der schon gespeicherte Inhalt um eine Stufe verschoben wird. Auf diese Weise durchläuft je eine Folge von Binärwerten die beiden Schieberegister SR1 und SR2 mit einer Geschwindigkeit, die der Taktfrequenz ft entspricht.be directed. With each rising edge of the pulses at the clock inputs of the registers, the one at the data input Binary value pending at this point in time is transferred to the first level of the register, while at the same time the one that has already been saved Content is shifted one level. In this way, a sequence of binary values passes through each of the two Shift registers SR1 and SR2 at a speed which corresponds to the clock frequency ft.

In Fig. 2 ist ein Teil der geschilderten Vorginge grafisch dargestellt. Auf der Achse a ist gegen die Zeit t die gesamte binäre Impulsfolge aufgetragen, die aus einer zeitlich begrenzt anhaltenden Viechseispannung gewonnen wurde. Die Periode der Folge ist mit Ts bezeichnet. Die Achse b zeigt eine aus Nadelimpulsen bestehende Tastimpulsfolge mit der Periode Ta. Diese Tastimpulsfolge entspricht der Folge der ansteigenden oder abfallenden Flanken der vom Taktgenerator gelieferten Rechteckimpulsfolge. Wird die Impulsfolge der Achse a mit der Folge der Achse b abgetastet, so ergeben die Abtastwerte die auf der Achse c durch die Ziffern "O" und "1" dargestellte Folge von Binärwerten. Ist die Periode Ta genau halb so groß wie die Periode Ts, so ist die gesamte Binärwertfolge alternierend, d.h., bei aufeinanderfolgenden Gliedern der Folge findet ein regelmäßiger Wechsel von einem zum anderen Binärvert statt. Weicht jedoch Ta von Ts/2 ab, so sind unter Umstanden nur Teile der gesamten Binärwertfolge alternierend, wie z.B. die (zusammenhängende) Teilfolge der ersten sechs Glieder auf der Achse c der Figur 2.In Fig. 2, a part of the described procedures is graphically shown. On the axis a, the entire binary pulse sequence is plotted against the time t, which consists of a time-limited sustained animal ice tension was obtained. The period of the sequence is denoted by Ts. The axis b shows one off Needle pulses existing key pulse sequence with the period Ta. This key pulse sequence corresponds to the sequence of the increasing or falling edges of the square-wave pulse train supplied by the clock generator. If the pulse sequence of the axis a with the If the sequence of the axis b is sampled, the sampled values result in that represented on the axis c by the digits "O" and "1" Sequence of binary values. If the period Ta is exactly half as large as the period Ts, the entire binary value sequence is alternating, i.e., with successive terms of the sequence, there is a regular change from one to the other binary vert instead of. However, if Ta deviates from Ts / 2, only parts of the entire binary value sequence may alternate, e.g. the (connected) partial sequence of the first six links on the axis c of FIG. 2.

Betrachtet man die Frequenz fs = 1/Ts und fo = 1/2Ta als gegeben und den Unterschied Af = |fs - fo| klein gegen fo, so errechnet sich die größtmögliche Gliederzahl N einer alternierenden Teilfolge zu N = fo/ Af. Eine Teilfolge dieser Länge wird jedoch aus praktischen Gründen nicht immer festgestelltIf one considers the frequency fs = 1 / Ts and fo = 1 / 2Ta as given and the difference Af = | fs - fo | small compared to fo, the largest possible number of members N of an alternating one is calculated Partial sequence of N = fo / Af. A partial sequence of this length however, it is not always determined for practical reasons

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werden können, denn die Feststellung einer alternierenden Teilfolge mit der theoretischen Höchstlänge setzt voraus, daß die Wechselspannung, deren Frequenz erkannt werden soll, mindestens so lange anhält, bis N Binärwerte erzeugt worden sind und daß schließlich alle N Werte daraufhin überprüft werden, ob sie eine alternierende Folge bilden. Man wird also davon ausgehen, daß immer nur eine Teilfolge mit vorgegebener Anzahl η von Gliedern überprüft werden kann. Ist die Teilfolge alternierend, so kann sie von allen Frequenzen fs verursacht worden sein, für die η <. N = to/hi. also Af £ fo/n gilt. Die letzte Ungleichung legt bei gegebenem η und fo das FrequenzIntervall fest, in dem alle Frequenzen fs liegen, die zu einer n-gliedrigen, alternierenden Teilfolge führen. Gilt das Auftreten einer solchen Teilfolge als Zeichen dafür, daß die Frequenz fs als Frequenz fo erkannt ist, so kann fs also jeden Wert haben, der innerhalb des zuletzt erwähnten Intervalles liegt. Die Frequenzen dieses Intervalles werden folglich mit fo gleichgesetzt.because the determination of an alternating partial sequence with the theoretical maximum length presupposes that the alternating voltage, the frequency of which is to be recognized, lasts at least until N binary values have been generated and that finally all N values are checked to see whether they are a form an alternating sequence. It will therefore be assumed that only a partial sequence with a given number η of terms can be checked. If the partial sequence is alternating, it can have been caused by all frequencies fs for which η <. N = to / hi. so Af £ fo / n holds. The last inequality, given η and fo, defines the frequency interval in which all frequencies fs are located, which lead to an n-termed, alternating partial sequence. If the occurrence of such a partial sequence is a sign that the frequency fs is recognized as frequency fo, then fs can have any value that lies within the last-mentioned interval. The frequencies of this interval are consequently equated with fo.

Im Beispiel nach Fig. 1 ist η « 5, denn von der gesamten Folge von Binärwerten werden nur - bedingt durch die Zahl der Stufen des Schieberegisters SR1 bzw. SR2 - fünf Binärwerte gleichzeitig überprüft. Die überprüfung erfolgt derart, daß die Ausgänge je zweier benach-barter Stufen eines Schieberegisters auf je eines diesen Stufen zugeordnetes EXKLUSIV-ODER-Gatters geführt sind. Die Ausgänge der EXKLUSIV-ODER-Gatter führen genau dann eine "1", wenn sich die binären Werte in den zugehörigen Stufen voneinander unterscheiden. Da die Ausgänge der EXKLUSIV-ODER-Gatter E11 bis E14 bzw. E21 bis E24 mit den vier Eingängen des UND-Gatters G1 bzw. G2 verbunden sind, liegt am Ausgang des Gatters G1 bzw. G2 dann eine Ί" an, wenn im Register SR1 bzw. SR2 eine alternierende Folge von Binärwerten gespeichert ist. In diesem Falle führtIn the example according to FIG. 1, η «5, because of the total Sequence of binary values are only checked - depending on the number of stages in the shift register SR1 or SR2 - five binary values at the same time. The check is carried out in such a way that that the outputs of two adjacent stages of a shift register are routed to an EXCLUSIVE-OR gate assigned to each of these levels. The outputs of the EXCLUSIVE OR gates lead to a "1" if and only if the binary values differ from one another in the associated levels. Since the outputs of the EXCLUSIVE OR gates E11 to E14 or E21 to E24 with the four inputs of the AND gate G1 or G2 are connected, there is a Ί "at the output of the gate G1 or G2 if there is an alternating one in the register SR1 or SR2 Sequence of binary values is stored. In this case leads

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auch der Ausgang des ODER-Gatters G eine "1", was als Signal dafür gewertet wird, daß die Frequenz fs als Frequenz fo erkannt ist.also the output of the OR gate G a "1", which is evaluated as a signal that the frequency fs is recognized as the frequency fo.

Wird z.B. die auf der Achse c in Fig. 2 dargestellte BinKrwertfolge in das Register SR1 eingelesen, so liegt schon nach fünf Takten air. ODER-Gatter G eine "1" an. Für die Frequenz fs gilt dann Af/fo s 0,2 .If, for example, the binary value sequence shown on the axis c in FIG. 2 is read into the register SR1, then air is already there after five clocks. OR gate G a "1". Af / fo s 0.2 then applies to the frequency fs.

Die Erzeugung zweier Folgen von Binärwerten mit zwei gegeneinander um 180 phasenverschobenen Tastimpulsfolgen bewirkt, daß auch dann Aussagen im oben erläuterten Sinne möglich sind, wenn die Tastzeitpunkte der einen Tastimpulsfolge mit den Anstieg- oder Abfallflanken der abzutastenden Impulsfolge zusammenfallen.The creation of two sequences of binary values with two against each other 180 phase-shifted strobe pulse sequences causes statements in the sense explained above are possible if the sampling times of a sampling pulse sequence with the rising or falling edges of the one to be sampled Pulse train coincide.

Fig. 3 zeigt eine weitere Anordnung zur Durchführung des erfindungsgemäßen Verfahrens. Nach der Umformung in die binäre Impulsfolge wird das Eingangssignal an die Eingänge zweier Schieberegister SR3 und SR4 gegeben, die in diesem Falle zweistufig sind. Das Schieberegister SP.3 und der Zähler Z1 werden mit den Abfallflanken und das Schieberegister SR4 sowie der Zähler Z2 mit den Anstiegflanken des Taktsignales getaktet. Die Zähler zählen die Takte des ihnen zugeordneten Registers und erhalten einen Löschimpuls, wenn in den beiden Zellen des zugeordneten Registers keine unterschiedlichen Binärwerte enthalten sind. Der Löschimpuls an den Zähler Z1 bzw. Z2 ergeht über den invertierenden Ausgang des EXKLUSIV-ODER-Gatters ENl bzw. EN2. Die Eingänge dieser Gatter sind dabei mit den Parallelausgängen der zugehörigen Schieberegister verbunden. Der Decoder D1 bzw. D2 gibt nur dann eine "1" an das UND-Gatter G ab, wenn der entsprechende Zähler den Stand η erreicht hat, d.h., wenn eine n-gliedrige, alternierende Folge von Binärwerten das3 shows a further arrangement for carrying out the method according to the invention. After forming into the binary pulse train, the input signal is given to the inputs of two shift registers SR3 and SR4, which are in this Trap are two-stage. The shift register SP.3 and the counter Z1 are with the falling edges and the shift register SR4 and the counter Z2 with the rising edges of the clock signal clocked. The counters count the clocks of the register assigned to them and receive a clear pulse, if the two cells of the assigned register do not contain different binary values. The erase pulse the counter Z1 or Z2 is sent via the inverting output of the EXCLUSIVE-OR gate ENl or EN2. The entrances these gates are connected to the parallel outputs of the associated shift register. The decoder D1 or D2 only outputs a "1" to the AND gate G if the corresponding Counter has reached η, i.e. when an n-term, alternating sequence of binary values has the

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Register SR3 bzw. SR4 durchlaufen hat.Has passed through register SR3 or SR4.

Die zweite Schaltungsanordnung ist besonders vorteilhaft, wenn die "Zahl η der zu überprüfenden Binärwerte größer als 5 sein muß. Ein solcher Fall ergibt sich z.B. beim Europäischen Funkrufdienst, bei dem benachbarte Ruffrequenzen einen relativen Frequenzabstand von 4% haben. Damit zwei benachbarte Ruffrequenzen von Empfänger noch unterschieden werden können, darf das um jede Sollfrequenz fo liegende relative Frequenzintervall, in dem alle Frequenzen fs liegen, die mit der zugehörigen Sollfrequenz identifiziert werden, ebenfalls nicht größer als 4% sein.. Nach der angegebenen Ungleichung Af/fo ^ 1/n bedeutet das, daß η größer oder gleich 25 sein muß. Für n=25 liefert die zweite Schaltungsanordnung bei Ausführung in CMOS-Technologie eine Chip-Flächenersparnis von 79%. Bei beiden Schaltungsanordnungen läßt sich durch die wiederholt angegebene Ungleichung bei gegebenem maximalem Af durch Be-Stimmung von η das Minimum an schaltungstechnischem Aufwand ermitteln.The second circuit arrangement is particularly advantageous, if the "number η of the binary values to be checked must be greater than 5. Such a case arises, for example, with European paging service using neighboring calling frequencies have a relative frequency spacing of 4%. So that two neighboring ringing frequencies from the recipient still can be differentiated, the relative frequency interval lying around each setpoint frequency fo, in which all Frequencies fs that are identified with the associated setpoint frequency must also not be greater than 4%. According to the given inequality Af / fo ^ 1 / n this means that η must be greater than or equal to 25. For n = 25, the second circuit arrangement delivers when implemented in CMOS technology a chip space saving of 79%. In both circuit arrangements can be indicated repeatedly by the Inequality for a given maximum Af due to Be-tuning of η the minimum of circuitry effort determine.

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Claims

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Claims

Method for digital recognition of the frequency of an alternating voltage, characterized / that a binary pulse sequence with the frequency of the alternating voltage is scanned by two periodic pulse sequences which are phase-shifted by 180 °, whereby two sequences of binary values arise and that the frequency of the alternating voltage is then half the scanning frequency fo recognized applies / if at least one of the sequences generated from binary values contains a coherent, alternating partial sequence of a certain number of elements.

2. The method according to claim 1, characterized in that the number of members η of the alternating partial sequence is determined by the relationship η = fo / Af, where 2Af is that frequency interval in the middle of which is half the sampling frequency fo and which consists of all alternating voltage frequencies that may be equated with the frequency fo.

3. Circuit arrangement for carrying out the method according to claim 1 and 2, characterized in that for generating a binary pulse train with the frequency of the alternating voltage, this alternating voltage is fed to an amplifier (V) with a downstream limiter (B).

4. A circuit arrangement according to claim 3, characterized in that for scanning the binary pulse sequence this is given to the data inputs of two shift registers (SR1, SR2 or SR3, SR4), the clock input of the first shift register

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gisters (SR1 or SR3) a first clock pulse follow and the clock input of the second shift register (SR2 or SR4) a second shifted by 180 ° compared to the first Clock pulse train is supplied.

5. Circuit arrangement according to claim 4, characterized / that the clock pulse train is a square pulse train with the duty cycle 1/2 and that the second clock pulse train is obtained from the first clock pulse train by means of an inverter (I).

6. Circuit arrangement according to one of claims 4 or 5, characterized in that the two shift registers (SRI, SR2) are η-stages and in each shift register two adjacent outputs are led to the inputs of an EXCLUSIVE-OR gate and that the η -1 Outputs of the EXCLUSIVE-OR gates (E11 to E1 (n -1) or E21 to E2 (n -1)) belonging to a shift register to an AND gate (G1 or G2) with η -1 inputs are connected and that the two outputs of the AND gates (G1, G2) are connected to the inputs of an OR gate (G), at the output of which a binary "1" is present when a contiguous alternating sequence is present in at least one of the two shift registers of binary values is stored.

7. Circuit arrangement according to one of claims 4 or 5, characterized in that the two shift registers (SR3, SR4) are zv / single-stage and that each shift register is assigned a counter (Z 1, Z2) which counts the clock pulses associated with the associated one Shift register are fed and that the outputs of the two stages of a shift register are each fed to the inputs of an EXCLUSIVE ODEP.-Gntter with negated output (EN1, EN2) and that each negated output is connected to the clear input of the associated counter (Zl or Z2) is connected and each counter has a decoder (D1, D2)

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is assigned, the outputs of the two decoders are connected to an OR gate (G), at the output of which a binary "1" is present, if at least one of the two counters has reached η.

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