DE2702055A1

DE2702055A1 - Datenuebertragungssystem

Info

Publication number: DE2702055A1
Application number: DE19772702055
Authority: DE
Inventors: Edward Clare Hepworth; Rodney Jerome Means
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1976-02-05
Filing date: 1977-01-19
Publication date: 1977-08-11
Also published as: DE2702055C2; JPS5295134A; US4225917A; JPS5751130B2; FR2340584B1; FR2340584A1; GB1570206A

Description

2702055 Dipl.-Phye. O.E. Weber d-· uonchtn 71

HofbrunnstraB· 47 Telefon: (080) 791SOSO

Telegramm: monopohraber mOnchen

M 485

MO¹K)ROIA, INC.
1305 East Algonquin Road Schaumburg, 111. 60196 USA

Datenübertragungssystem

Die Erfindung betrifft ein Datenübertragungssystem sur Übertragung von digitalen Daten innerhalb eines digitalen Daten-Verarbeitungssystems mit hohen Geschwindigkeiten.

Die vorliegende Erfindung stellt eine Weiterentwicklung von Anordnungen dar, wie sie in den US-Patentanmeldungen 519 149 *) "Microprocessor System" von Bennett ei; al, eingereicht am 30. Oktober 1974, sowie Nr. 627 180 "Synchronous Serial Data Adaptor" von Daly et al, eingereicht am 5O. Oktober 1975, beschrieben sind.

·) entspricht Deutscher Patentanmeldung P 25 22 748.9 **) entspricht Deutscher Patentanmeldung P 26 47 241.3

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Es ist bekannt, in digitalen Systemen zur Datenübertragung mit verhältnismäßig geringer Geschwindigkeit, wenn serielle Daten mit Hilfe eines Mikroprozessors übertragen werden, eine Arbeitsweise anzuwenden, bei welcher das System derart organisiert ist, daß es von einer Unterbrechung gesteuert wird. In einem typischen System dieser Art, wird jede Unterbrechung oder jede Unterbrechungsanforderung, welche von einer peripher en Einheit des Systems erzeugt wird, dazu führen, daß der Mikroprozessor den kritischen Status interner Register abspeichert, um das System in die Lage zu versetzen, mit der eigentlichen Programmaufgabe fortzufahren, sobald die Unterbrechung bedient ist. Normalerweise erfordert dieser Vorgang, bei welchem die Inhalte der internen Register gesichert werden, eine Zeit in der Größenordnung von 12 bis 24 MikroSekunden. Somit ist in einem System für eine Datenübertragung mit verhältnismäßig geringer Geschwindigkeit diejenige Zeit, welche erforderlich ist, eine Unterbrechungsanforderung oder eine Unterbrechung zu bedienen, verhältnismäßig kurz im Verhältnis zu derjenigen Zeit, welche benötigt wird, ein einzelnes Byte von seriellen Daten zu verarbeiten. Daraus ergibt sich, daß eine Arbeitsweise des Systems mit gutem Wirkungsgrad erreicht werden kann, indem die periphere Einheit derart ausgebildet wird, daß sie eine Unterbrechung anfordert, und zwar bei dem Mikroprozessor, sobald ein neues Byte serieller Daten ankommt oder dann, wenn die periphere Einheit für eine Datenübertragung zur Verfügung steht.

Wenn in einem System mit einem Mikroprozessor eine serielle Datenübertragung mit höherer Geschwindigkeit durchgeführt werden soll, wird eine verkürzte oder beschleunigte Arbeitsweise angewandt. Bei dieser Arbeitsweise ist das Systemprogramm derart aufgebaut, daß die entsprechenden peripheren Einheiten, welche für eine serielle Datenübertragung mit hoher Geschwindigkeit in Frage kommen, in vorgegebenen Zeitintervallen regelmäßig abgefragt werden. Diese Zeitintervalle werden hinreichend kurz gewählt, so daß die Abfrage und der entsprechende Empfang eines Daten-Bytes abgeschlossen sind, bevor das nächste serielle

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Byte von Daten ankommt. In solchen Systemen beginnt die Abfrage durch den mit der Steuerung beschäftigten Mikroprozessor gewöhnlich damit, daß eine Statusprüfung durchgeführt wird, welche den internen Status innerhalb der vorgegebenen peripheren Einheit bestimmt. Dadurch wird bestätigt, daß keine Datenübertragungsfehler wie Paritätsfehler oder solche Fehler vorhanden sind, die durch einen überlauf oder einen Unterlauf aufgetreten sein können. Wenn die Geschwindigkeiten bei einer seriellen Datenübertragung über 25O OOO Bit t)ro Sekunde hinausgeht, werden bei Systemen mit einem Mikroprozessor Grenzen durch die Programmausführungszeit erreicht, selbst v/enn die S^/steme für eine beschleunigte oder verkürzte Arbeitsweise ausgebildet sind. Es hat sich somit als schwierig erwiesen, mit einem Mikroprozessor arbeitende Datensysteme für eine zuverlässige und mit gutem Wirkungsgrad ausgestattete Datenübertragung zur Steuerung von neuen oerioheren Einheiten zu bauen, welche beispielsweise eine flexible Plattenspeicher-Einheit verwenden.

Aufgabe der Erfindung ist en, ein Datenübertragungssystem der eingangs näher genannten Art zu schaffen, mit welchem außergewöhnlich hohe Datenübertragungsgeschv/indigkeiten erreichbar sind.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Nach dem Grundgedanken des Erfinders wird somit ein digitales System geschaffen, welches dadurch höhere üatenübertragungsgeechwindigkeiten erreicht, daß die bisher übliche wiederholte Statusüberprüfung entfällt, indem die entsprechende periphere Einheit mit der Fähigkeit ausgestattet wird, automatisch eine Unterbrechungsanforderung für den Mikroprozessor zu erzeugen, wenn ein Datenübertragungsfehler auftritt.

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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig. 1 ein digitales System mit einem Mikroprozessor, welches eine flexible Hochgeschwindigkeits-Plattenspeichereinheit steuert,

Fig.2a bis 2c alternative Betriebsabläufe, welche die Arbeitsweise des erfindungsgemäßen digitalen Systems veranschaulichen,

Fig. 3 einen Teil eines Logikdiagramms, welches die logische Kombination von Datenfehlern veranschaulicht, welche dazu führen, daß in dem erfindungsgemäßen System eine Unterbrechungsanforderung ausgelöst wird, und

Fig. 4· ein Diagramm, welches die Auswirkung von wiederholten Unterbrechungsanforderungen auf die Ausführung eines Programms in dem Mikroprozessor veranschaulicht.

Die Fig. 1 zeigt ein Blockdiagramm eines digitalen Systems 10, welches als bevorzugte Ausführungsform eines erfindungsgemäßen Systems anzusehen ist, und es wird in diesem System gemäß der Erfindung die Möglichkeit einer Datenübertragung mit außerordentlich hoher Geschwindigkeit geboten. Das digitale System 10 weist einen Mikroprozessor 12 auf, der mit einem in zwei Richtungen arbeitenden Datenübertragungsweg 14· verbunden ist, über welchen Daten und Steuersignale von und zu dem Mikroprozessor übertragen werden können. Der in zwei Richtungen arbeitende Übertragungsweg 14 ist mit einem oft als Speicher mit statistischem Zugriff bezeichneten Schnellspeicher (RAM) 16 über eine inpaßeinheit 18 verbunden. Der Datenübertragungsweg 14 ist auch mit einem Festspeicher (ROM) 20 verbunden, aus welchem nur Daten ausgelesen werden können, und zwar über eine Anpaßeinheit 22.

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In ähnlicher Weise ist der Übertragungsweg 14 mit einem \npaS-adapter (PIA) 24 über den Übertragungsweg 26 verbunden, welcher seinerseits über die Steuerverbindung 3O mit dem flexiblen Plattenspeicher 28 verbunden ist. Der in zwei Richtungen Datenübertragungsweg 14 ist auch mit einem Synchron-Seriendaten-Adapter (SSDA) 32 verbunden, und zwar über die in zwei Richtungen arbeitende Verbindung 54. Der Synchron-Seriendaten-Adapter 32 ist über eine Verbindung 36 mit dem flexiblen Plattenspeicher 28 verbunden. Der übertragungsweg 14 ist auch mit einem Programmtaktmodul (PTM) 38 verbunden, und zwar über eine in zwei Richtungen arbeitende Verbindung 40. Der Programmtaktmodul 38 ist auch über eine Zeitsteuerverbindung 42 mit dem flexiblen Plattenspeicher 28 verbunden. V/eitere Einzelheiten über die Arbeitsv/eise des Mikroprozessors 12 und insbesondere Information über die Arbeitsweise des Systems, welches die Verbindung mit den T>eripheren Einheiten über einen in zwei Richtungen arbeitenden Datenübertragungsweg herstellt, wie es durch die digitale Schaltung 10 veranschaulicht ist, werden in der obigen Bezugsanmeldung beschrieben, nämlich in der obengenannten US-Patentanmeldung 519 149· In ähnlicher Weise wird für weitere Information zu der Arbeitsweise der Schaltung 32 auf die oben ebenfalls genannte US-Patentanmeldung 627 180 der Anmelderin hingewiesen.

Die Fig. 3 zeigt eine digitale Logikschaltung 50, welche das Fehlerregister und die Fehlerunterbrechungsstufe veranschaulicht, die in dem Adapter 32 gemäß der Erfindung vorhanden sind. Die Iogikschaltung 5O weist ein Paritätsfehler-Flip-Flop 52 auf, dessen Q-Ausgang mit einem Eingang eines ODER-Gatters 54 über die Leitung 56 verbunden ist. In ähnlicher Weise sind die Q-Ausgänge des Trägerverlust-FlxO-Flops 58, des Sendebereitschaftsverlust-Flip-Flops 60, des Datenüberlauf-Flip-Flops 62 und des Unterlauf-Flip-Flop3 64 mit den Eingängen des ODER-Gatters 54 über die Leitungen 66, 63, 70 bzw. 72 verbunden. Der Ausgang des ODER-Gatters 54 ist mit einem Eingang eines NAND-Gatters 74 über die Leitung 76 ver-

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bunden. Der Q-Ausgang des Fehlerunterbrechungs-Aktivierungs-Flip-Flops 78 ist mit einem zweiten Eingang des NAND-Gatters 74- über die Leitung 80 verbunden. Das Fehlerunterbrechungs-Flip-Flop 78 ist in einem Steuerregister des Adapters 32 enthalten. Der Ausgang des NAND-Gatters 74 ist mit dem Eingang eines Inverters 82 über die Leitung 84- verbunden, wodurch auch ein Unterbrechungs-Anforderungs-Ausgang für die digitale Logikschaltung 50 gebildet wird. Der Ausgang des Inverters 84 ist mit dem Setzeingang eines IRQ-Status-Flip-Flops 86 über die Leitung 88 verbunden. Das IRQ-Status-Flip-Flop 86 ist in einem Statusregister des Adapters 32 enthalten. Der Q-Ausgang des IRQ-Status-Flip-Flops 86 ist mit einer Leitung 90 verbunden, welche das IRQ-Status-Ausgangssignal für die digitale Logikschaltung 50 liefert.

Die Arbeitsweise der erfindungsgemäßen Schaltung wird nachfolgend anhand der Fig. 1 und 3 in Verbindung mit den Flußdiagrammen der Fig. 2 und anhand des Programm-Ausführungs-Diagramms der Fig. 4- beschrieben. Bei der Organisation eines digitalen Systems, welches mit einem Mikroprozessor arbeitet, um die serielle Datenübertragung zu steuern, besteht die Leistungsgrenze oft in der Möglichkeit des Systems, ein Zeichen serieller Daten zu lesen und zu verarbeiten, bevor die nachfolgenden Zeichen einen Überlauf verursachen. So muß bei der bevorzugten Ausführungsform gemäß Fig. 1 die Steuerung einer Datenanpaßschaltung wie des Adapters 32 gewährleisten, daß die seriellen Daten auf einer Verbindung oder einem Datenübertragungsweg v/ie 36 in parallele Form umgesetzt werden, und zwar durch eine entsprechende Anpaßeinheit, und dann in den Mikroprozessor 12 über einen in zwei Richtungen arbeitenden Datenkanal 34- sowie über einen in zwei Richtungen arbeitenden Datenübertragungsweg 14· mit einer Geschwindigkeit eingegeben werden, welche ausreichend hoch ist, um den Datenfluß auf dem Datenübertragungsweg 36 aufnehmen zu können. Für eine geringere Geschwindigkeit

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einer seriellen Datenübertragung kann ein System mit einem Mikroprozessor wie das digitale System 10 derart organisiert sein, daß seine Arbeitsweise jeweils durch Unterbrechungen gesteuert wird. Es ist zu bemerken, daß bei einer derartigen Datenübertragung mit geringer Geschwindigkeit normalerweise eine periphere Dateneinheit erforderlich wäre, welche etwas anders aufgebaut ist als der flexible Plattenspeicher 28 gemäß Fig. 1. Die Fig. 2a zeigt ein Flußdiagramm, welches die Arbeitsweise veranschaulicht, bei welcher die Datenübertragung durch Unterbrechungen steuerbar ist. Bei dieser Betriebsart wird grundsätzlich davon ausgegangen, daß die Datenanpaßstufen (in diesem Falle der Adapter 32) eine Unterbrechungsanforderung erzeugen, wenn ein empfangenes Datenzeichen für eine übertragung auf den übertragungsweg zum Mikroprozessor bereit ist. Es sei an dieser Stelle darauf hingewiesen, daß nachfolgend eine Unterbrechungsanforderung kurz auch als Unterbrechung bezeichnet wird. Unter Verwendung der Symbolik des Flußdiagramms wird angenommen, daß solange, bis eine Unterbrechungsanforderung oder eine Unterbrechung auftritt, der Mikroprozessor 12 in der Schleife arbeitet, welche durch die Verbindungen 100, 102, 104· und 106 gebildet ist, wobei Operationen 108 ausgeführt werden, bei welchen der Adapter nicht benötigt wird. Die interne Arbeitsweise de3 Mikroprozessors 12 erfordert, daß dann, wenn eine Unterbrechung auftritt, ein Standard-Programmablauf mit entsprechenden Befehlen durchgeführt wird, um zu gewährleisten, daß kritische interne Registerinhalte abgespeichert werden. Dies ist notwendig, um zu gewährleisten, daß der Mikroprozessor 12 die Ausführung seiner normalen Programmoperationen wieder aufnehmen kann, wie sie in den gespeicherten Programmen niedergelegt sind, sobald die Unterbrechung ordnungsgemäß bedient und abgearbeitet ist. V/enn somit eine Unterbrechung den Mikroprozessor 12 dazu bringt, seine obengenannte Programmschleife über den Weg 110 zu verlassen, so führt der Mikroprozessor den laufenden Befehl aus, und es sind dann eine feste Anzahl von Programmzyklen notwendig, um

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die internen Register bzw. deren Inhalte abzuspeichern, wie es symbolisch durch die Operation 112 in der Pig. 2a veranschaulicht ist. Sobald dieser Vorgang abgeschlossen ist, beginnt der Mikroprozessor 12 über den Weg 114, die anstehende Unterbrechung zu bedienen. Dazu ist es erforderlich, das aufgenommene Iatenzeichen in den Mikroprozessor 12 über die in zwei Richtungen arbeitende Verbindung 34 und den in zwei Richtungen arbeitenden Datenübertragungskanal 14 zu übernehmen (siehe Fig.1), Bevor diese Übertragung durchgeführt werden kann, wird jedoch normalerweise der Status überprüft, um zu überprüfen und zu bestätigen, daß keine Datenübertragungsfehler wie Paritätsfehler beim Empfang des Zeichens aufgetreten sind. Dies ist in der Fig. 2a durch die Operation 116, den Weg 118 und die Entscheidungsoperation 120 veranschaulicht. Wenn ein Datenfehler aufgetreten ist, werden die weiteren Operationen über den Weg 122 zu einer Datenfehlerroutine geleitet. Wenn die Daten gültig sind, laufen die weiteren Operationen über den Weg 124 und die Operation 126, worauf die Daten in den Mikroprozessor 12 übertragen werden, so daß das System nunmehr bereit ist, Aufgaben zu übernehmen, die nicht mit dem Adapter zusammenhängen. Bevor diese Aufgaben ausgeführt werden, wird jedoch eine weitere feste Anzahl von Programmoperationen benötigt, um die intern abgespeicherten Registerinhalte aus dem Schnellspeicher 16 (siehe Fig. 1) zu liolen, so daß der interne Betriebsstatus des Mikroprozessors 12 wieder hergestellt wird, um seine vorhergehenden Aufgaben weiter zu übernehmen. Somit erfolgt der weitere Betriebsablauf gemäß Fig. 2a über den Weg 128, um erneut zu einer Unterbrechungsoperation 13Ο zurückzukehren, welche es ermöglicht, daß der interne Status des Mikroprozessors 12 (siehe Fig. 1) wieder hergestellt wird, bevor die Operationen über den Weg 152 fortgesetzt werden, um die ursprüngliche Operation und den ursprünglichen Betriebsablauf wieder aufzunehmen. Obwohl die durch Unterbrechungen gesteuerte Betriebsart für eine serielle Datenübertragung mit geringer Geschwindigkeit ausreichend ist, werden bei höheren Datenübertragungsgeschwindigkeiten Unterbrechungen in so rascher Folge erzeugt,

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Λ.

daß die zugehörige feste Zeit für entsprechende Programraabläufe, die erforderlich sind, um den laufenden Befehl zum Abschluß zu bringen, die Inhalte der internen Register abzuspeichern und anschließend die internen Registerinhalte wieder herzustellen, in bezug auf die zur Verfügung stehende gesamte Echtzeit verhältnismäßig groß wird. Dies wird durch das Diagramm der Fig. 4 veranschaulicht, welches die Folge von Prograimnworten (200, 202) symbolisiert, welche durch den Mikroprozessor 12 (Fig. 1) ausgeführt wird, wenn aufeinanderfolgende Datenzeichen gelesen werden. Wenn die Geschwindigkeit zunimmt, mit welcher Daten aufgenommen werden, so nimmt die Zeitperiode T zwischen aufeinanderfolgenden Unterbrechungen ab (204, 206 in Fig. 4). Da die Folgen 200, 202 eine feste Ausführungszeit haben, führt eine Abnahme von T zu einer entsprechenden Abnahme derjenigen Zeit, welche zur Verfügung steht, um die Programmfolge 208 auszuführen, welche die Operationen des Mikroprozessors 12 steuert, die nicht mit dem Lesen von Daten zusammenhängen. Wenn die für die Folge 208 zur Verfügung stehende Zeit einen Minimalwert erreicht, kann der Mikroprozessor mit dem Empfang von Daten nicht mehr Schritt halten, so daß ein entsprechender Datenüberlauf auftritt.

Ein Weg zur Erhöhung der Datenverarbeitungskat>azität eines Mikroprozessor-Systems über diejenige Kapazität hinaus, welche bei einem durch Unterbrechungen gesteuerten System zur Verfügung steht, besteht darin, eine beschleunigte oder verkürzte Arbeitsweise einzuführen, wie sie durch das Flußdiagramm der Fig. 2b veranschaulicht ist. Bei dieser Arbeitsweise enthält das Steuerprogramm des Mikroprozessors 12 Programmabschnitte, welche die Datenanpaßstufen (in diesem Falle den Adapter 32) in wiederholter Weise abfragen oder anspringen. Somit fährt der Mikroprozessor 12 damit fort, über die Wege 300, 3Ο2, 304, 3Ο6 und 308 in der Schleife zu arbeiten, wobei Operationen 31Ο ausgeführt werden, die nicht mit einer Anpaßeinheit und mit der periodischen Ab-

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fragung der Operation 312 zusammenhängen. Wenn die Ergebnisse des Abfragens oder Anspringens der Schaltung 32 erkennen lassen, daß Daten vorhanden sind, die in den Mikroprozessor 12 eingegeben werden sollen (eine Veränderung im Status des Steuerregisters des Mikroprozessors), so erfolgt die weitere Systemoperation über den Zweig 314-· Um das empfangene Datenzeichen in den Mikroprozessor Λ2 zn übertragen, und zwar über die Verbindung 34· und den Kanal 14· (Fig. 1), muß das System eine Statusüberprüfung ausführen, wie es oben anhand der Fig. 2 erläutert wurde, um zu überprüfen, daß keine Datenübertragung wie bei Paritätsfehlern beim Empfang des Datenzeichens aufgetreten ist. Dies wird durch die Operation 313» 315 und die Entscheidungsoperation 316 in der Fig. 2b veranschaulicht. Wenn ein Datenfehler aufgetreten ist, laufen die weiteren Operationen über den Weg 318 zu einer Datenfehlerroutine. Wenn die Daten in Ordnung sind, laufen die Operationen über den V/eg 320 und die Operation 322, worauf Daten in den Mikroprozessor 12 übertragen werden, so daß das System nunmehr Aufgaben über die Wege 324 und 306 übernehmen kann, welche nicht mit einer Anpaßeinheit zusammenhängen. Für den Systemablauf, wie er durch das Flußdiagramm der Fig. 2b veranschaulicht ist, besteht einer der die Datenübertragungsgeschwindigkeit begrenzenden Faktoren in der erforderlichen Programmausführungszeit für die Statusüberprüfung, wie sie durch die Operation 316 veranschaulicht ist. Obwohl diese Programmausführungszeit geringer ist als diejenige Programmausführungszeit, welche dazu erforderlich ist, eine Unterbrechung in dem System der Arbeitsweise gemäß Fig. 2a zu bedienen, bleibt sie ein festes Programmelernent, welches zur Programmorganisation gehört und dem Lesen eines vorgegebenen Datenzeichens zugeordnet ist. Somit erzeugen höhere Datengeschwindigkeiten aufeiianderfolgende Statusüberprüfungen in so rascher Folge, daß die festen Abschnitte der entsprechenden Programmausführungszeit im Verhältnis zu der gesamten zur Verfügung stehenden Echtzeit verhältnismäßig groß werden. Die Situation ist somit ähnlich wie bei der Unterbrechungs-Arbeitsweise

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gemäß Fig. 4, so daß dann, wenn die empfangenen Daten bis zu einem Punkt zugenommen haben, an welchem keine ausreichende Programmzeit mehr übrigbleibt, um Aufgaben zu erfüllen, die nicht mit einer Anpaßeinheit zusammenhängen, der Mikroprozessor 12 mit der Geschwindigkeit der ankommenden Daten nicht mehr Schritt halten kann. Obwohl die obere Grenze der zu empfangenden Daten hinsichtlich der Geschwindigkeit für die Abfrageoder Anspring-Botriebsart höher liegt, zeigen doch die Betriebsanforderungen von peripheren Einheiten mit höheren Geschwindigkeiten wie flexible Plattenspeicher-Einheiten, daß eine Notwendigkeit für eine Betriebsorganisation besteht, welche die zur Ausführung von bestimmten Programmen fest vorgegebenen Programmzeiten in Verbindung mit dem Lesen eines Datenzeichens möglichst stark vermindert.

Die Fig. 2c zeigt die verbesserte Betriebsablauffolge, welche bei einem Mikroprozessor-System, bei welchem mit der zur Beschleunigung der Datenübertragung angewandten und oben beschriebenen Abfrage oder dem Ansoringen gearbeitet wird, gemäß der Erfindung erreicht werden kann. Wenn zum Lesen bestimmte Datenzeichen anstehen, führt der Mikroprozessor 12 (siehe Fig. 1) Aufgaben aus, die nicht im Zusammenhang mit einer Anpaßeinheit stehen, wie es durch die Operation 400 veranschaulicht ist, und er fragt den Adapter 32 in wiederholter Folge ab oder springt ihn an, wie es durch die Operation 402 dargestellt ist. Wenn keine zu lesenden Daten zur Verfügung stehen, arbeitet das System über die Operation 404 und den Weg 406 und setzt seine Arbeitsweise in der Schleife über die Wege 408, 410, 412 und 414 fort. Bis zu diesem Punkt ist die Arbeitsweise des Systems ähnlich wie bei dem Abfrage-Modus oder dem Anspring-Modus, wie er oben anhand der Fig. 2b diskutiert wurde. Die gemäß der Erfindung verbesserte System-Arbeitsweise tritt dann auf, wenn Daten zur Verfügung stehen, die gelesen werden sollen, so daß das System die Entscheidungsoperation 404 über den Weg 416 verläßt, wobei der Mikroprozessor 12 (Fig.1)

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sofort damit beginnt, die Daten zu lesen, ohne irgendwelche Programmausführungszeit für eine Statusüberprüfung zu verbrauchen, wie es früher bei der Arbeitsweise gemäß Fig. 2b notwendig war. Die Abfragefolge oder Anspringfolge des Mikroprozessors 12 behandelt die entsprechenden Daten als gültig, weil in dem erfindungsgemäßen System der Adapter 32 gewährleistet, daß das Auftreten eines Datenfehlers automatisch eine Unterbrechung auslöst. Die Fig. 3 zeigt eine Logikschaltung 50» welche die Datenfehlerunterbrechung veranschaulicht, welche durch die Schaltung des Adapters 32 ausgelöst wird. Während die seriellen Datenbits der empfangenen Datenzeichen aufgenommen werden und durch den Adapter 32 in parallele Form umgesetzt werden, wird das Auftreten eines Datenfehlers in einem entsprechenden Flip-Flop registriert. Die Fig. 3 zeigt typische Datenfehler-Flip-Flops wie das Paritätsfehler-Flip-Flop 52, das Trägerverlust-Flip-Flop 58, usw.. Das Auftreten eines Datenfehlers setzt das entsprechende Flip-Flop, was zu einer logischen "1" am Eingang des ODER-Gatters 54· führt, welches demgemäß eine logische "1" auf der Leitung 76 erzeugt, die einen Ein^ann; des NAND-Gatters I¹V darstellt. Wenn das Fehlerunterbrechun^s-Aktivierungs-FliO-Flop 78 unter der Programmsteuerung des Mikroprozessors gesetzt wird, so enthält die Leitung 80 auch eine logische "1", was zu einer logischen "O" auf der Leitung 84· führt, welche als IRQ-Ausgang des Adapters 52 anzusehen ist. Die logische "O" auf dem IRQ-Ausgang des Adapters 32 stellt eine Unterbrechung für den Mikroprozessor Ί2 dar. Diese logische "0" wird auch durch den Inverter 82 invertiert, um auf der Leitung 83 eine logische "1" zu erzeugen, welche das IR?_:-Status-Flip-Flop 86 setzt, was zu einer logischen "1" auf der Leitung 90 führt. Wenn der Mikroprozessor 12 die Unterbrechung bedient, welche auf der Leitung 84- erzeugt wurde, so zeigt der logische Zustand des Flip-Flops Γ;6, daß die Unterbrechung von einem Datenübertragungsfehler verursacht wurde, anstatt von irgendeinem anderen Ereignis. Durch die Datenunterbrechungsschaltung, wie sie durch die Schal-

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tung 50 in der Fig. 4 veranschaulicht ist, wird eine verbesserte Arbeitsweise erreicht, bei welcher die Überprüfung des Fehlerstatus jedes Datenzeichens, bevor es gelesen wird» nicht mehr erforderlich ist. Dadurch wird die feste Programmausführungszeit vermindert, welche bei dem Lesevorgang aufeinanderfolgender Datenzeichen notwendig war, und es wird die grundsätzlich zur Verfügung stehende Programmzeit vergrößert_f welche zwischen aufeinanderfo^pnden Datenzeichen vorhanden ist. Dies führt zu dem Ergebnis, daß diese zusätzlich zur Verfügung stehende Zeit dem Mikroprozessor 12 die Möglichkeit gibt, auch mit einer Datenfolge Schritt zu halten, wie sie bei der Datenübertragung von oder zu peripheren Einheiten auftritt, die außerordentlich hohe Datenübertragungsgeschwindigkeiten haben, wie es beispielsweise bei dem flexiblen Plattenspeicher 28 der Fall ist. Wenn ein Datenfehler auftritt, so fordert eine entsprechende Unterbrechungsroutine bei dem Mikroprozessor an, daß die Daten erneut von dem flexiblen Plattenspeicher 28 übertragen werden.

- Patentansprüche -

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Claims

Patentansnrüche

(Iy Datenübertragungssystem zur übertragung von digitalen Daten mit hoher Geschwindigkeit, dadurch gekennzeichnet, daß ein Mikroprozessor (12) vorgesehen ist, daß v/eiterhin eine Datenanpaßeinrichtung (14, 32» 34·» :>6) vorhanden ist, welche dazu dient, Daten nach den Erfordernissen des Mikroprozessors (12) zu formatieren und zu multiplexer, und daß eine Unterbrechungseinrichtung (50) vorgesehen ist, welche dazu dient, dem Mikroprozessor (12) zu signalisieren, daß ein Datenfehler aufgetreten ist, wobei die Arbeitsweise des Systems dadurch gekennzeichnet ist, daß das System Daten solange ungehindert in einer beschleunigten oder verkürzten Weise überträgt, bis eine Störung auftritt.

2. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Datenanpaßeinrichtung einen Synchron-Seriendaten-Adapter (32) aufweist, welcher derart ausgebildet ist, daß er für die Übertragung, den Empfang und die Fehlerprüfung von synchronen, seriellen DaAennachrichten geeignet ist.

3· Datenübertragungssystem nach Anspruch 2, dadurch gekennzeichnet, daß die Unterbrechungseinrichtung (50) ein Register (52, 58, 60, 62, 69) aufweist, um das Auftreten von Datenfehlern zu registrieren, daß die Unterbrechungseinrichtung (5O) weiterhin eine Logikeinrichtung (54) aufweist, welche dazu dient, den logischen Status des Registers derart zu kombinieren, <kß ein Fehlerausgangssignal erzeugt wird, und daß die Unterbrechungseinrichtung (50) weiterhin eine Einrichtung (74, 89) aufweist, weiche dazu dient, das Fehlerausgangssignal dem Mikroprozessor (12) als Unterbrechungasignal zuzuführen.

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ORIGINAL INSPECTED

4. Verfahren zur Übertragung von Daten von einer Anpaßeinrichtung zu einem Mikroprozessor mit hoher Geschwindigkeit in einem digitalen System, wobei die Datenübertragung über einen in zwei Richtungen arbeitenden Datenübertragungsweg erfolgt, dadurch gekennzeichnet, daß der Mikroprozessor die Datenanpaßeinrichtung (32) in wiederholter Folge abfragt, um zu ermitteln, wann ein Datenzeichen empfangen wurde, daß der Mikroprozessor ein Datenzeichen aufnimmt, ohne eine Statusprüfung durchzuführen, und daß die Datenanpaßeinrichtung den Mikroprozessor unterbricht, wenn eine Störung in Form eines Datenfehlers auftritt.

5. Verfahren nach Anspruch 4-, dadurch gekennzeichnet, daß die Datenanpaßeinrichtung mit einem Synchron-Seriendaten-Adapter (52) arbeitet.

6. Digitales Datensystem, dadurch gekennzeichnet, daß eine Datenanpaßeinrichtung (32) vorgesehen ist, um Daten auszusenden und zu empfangen, daß die Datenanpaßeinrichtung eine zur Unterbrechung eines Mikroprozessors (12) dienende Einheit aufweist und daß ein Mikroprozessor (12) vorhanden ist, welcher mit der Datenanpaßeinrichtung (32) verbunden ist, wobei der Mikroprozessor (12) die Datenanpaßeinrichtung (32) abfragt oder anspringt, um den Empfang von Daten zu bestimmen, und wobei der Mikroprozessor (12) die Daten liest, ohne eine Statusprüfung durchzuführen, und wobei die Anpaßeinrichtung (32) in unabhängiger Weise den Mikroprozessor (12) unterbricht, wenn ein Datenfehler auftritt.

7· Digitales System nach Anspruch 6, dadurch gekennzeichnet, daß die Datenanpaßeinrichtung einen Synchron-Seriendaten-Adapter aufweist, welcher dazu dient, die Übertragung, den Empfang und die Fehlerprüfung für synchrone Datennachrichten auszuführen.

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5. Digitales System nach Anspruch 7t dadurch gekennzeichnet, daß die zur Unterbrechung des Mikroorozessors dienende Einrichtung folgende Teile aufweist: ein Register zum Registrieren des Auftretens eines Datenfehlers, eine Logikeinrichtung, welche dazu dient, den logischen Status des Registers zu kombinieren, um ein Fehlerausgangssignal zu erzeugen, und eine Einrichtung, welche dazu dient, das Fehlerausgangssignal dem Mikroprozessor als Unterbrechungsanforderung zuzuführen.

9. Digitales System nach Anspruch 8, dadurch gekennzeichnet, daß das Register folgende Teile aufweist: ein Paritätsfehler-Flip-Flop, ein Trägerverlust-Flip-Flop, ein Sendebereitschafts-Verlust-Flip-Flop, ein Datenüberlauf-Flip-Flop und ein Unterlauf-Flip-Flop.

10. Digitales System nach Anspruch 9, dadurch gekennzeichnet, daß die Logikeinrichtung ein Fehlerunterbrechungs-Aktivierungs-Flip-Flop aufweist.

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