DE2659207B2 - In einem integrierten MOSFET-Schaltkreis ausgebildete Verzögerungsstufe - Google Patents
In einem integrierten MOSFET-Schaltkreis ausgebildete VerzögerungsstufeInfo
- Publication number
- DE2659207B2 DE2659207B2 DE2659207A DE2659207A DE2659207B2 DE 2659207 B2 DE2659207 B2 DE 2659207B2 DE 2659207 A DE2659207 A DE 2659207A DE 2659207 A DE2659207 A DE 2659207A DE 2659207 B2 DE2659207 B2 DE 2659207B2
- Authority
- DE
- Germany
- Prior art keywords
- node
- transistor
- delay stage
- potential
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/1504—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
Die vorliegende Erfindung bezieht sich auf eine in einem integrierten MOSFET-Schaltkreis ausgebildete
Verzögerungsstufe gemäß Oberbegriff des Anspruchs 1.
Eine bekannte Verzögerungsstufe dieser Art (US-PS 98 479) besitzt zum raschen Signalübergang am
Ausgang der Verzögerungsstufe den zwischen den ersten und zweiten Knoten geschalteten Kondensator.
Soll der Ausgang einen Übergang von logisch »null« auf logisch »eins« vollziehen, so wird kurzfristig vor dem
Abschalten des zweiten Transistors der erste Transistor
angeschaltet mit dem Ergebnis, daß das Gate des ersten Transistors »bootstrapp« erhöht wird aufgrund der
kapazitiven Kopplung mit dem Ausgangsknoten beim Abschalten des zweiten Transistors. Diese iiohe
Gate-Spannung schaltet den ersten Transistor rasch an, so daß am Ausgang sehr schnell die gewünschte
Drain-Spannung ansteht Diese bekannte Verzögerungsstufe hat sich in der Praxis gut bewährt. Mit der
stetig anwachsenden Verarbeitungsgeschwindigkeit in integrierten Schaltkreisen besteht jedoch in zunehmendem
Maße das Bedürfnis, Verzögerungsstufen zur Verfügung zu haben, die noch raschere Signalübergänge
erzeugen kann.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Verzögerungsstufe der eingangs genannten
Art anzugeben, an deren Ausgang ein schnellerer Übergang von der Source-Speisespannung auf die volle
Drain-Speisespannung möglich ist als bei der bekannten Verzögerungsstufe.
Ausgehend von einer Verzögerungsstufe der eingangs genannten Art wird diese Aufgabe durch die im
kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Der Grundgedanke der Erfindung liegt darin, den ersten und den dritten Transistor sehr rasch, d. h„ mit
relativ hoher Gate-Spannung anzuschalten. Bei der erfindungsgemäßen Verzögerungsstufe wird der dritte
Knoten, d. h, das Gate des zwischen dem Eingangsknoten und dem Gate des ersten Transistors liegenden
dritten Transistors auf seinem durch die Vorepannschaltung gelieferten Potential gehalten, wenn der Eingangsknoten auf hohes Potential geht. Der dritte Knoten wird
dann (durch den bootsstrapp-Effekt) erhöht, wodurch der zweite Knoten sehr rasch auf das Potential des
Eingangsknotens aufgeladen wird. Der Vorteil der erfindungsgemäßen Verzögerungsstufe besteht nicht
nur in dem schnellen Signalübergang am Ausgang der Schaltung, sondern das Ausgargssignal kann auf hohem
Pegel gehalten werden unabhängig davon, ob das Eingangssignal auf hohem Pegel verbleibt, da zwischen
dem zweiten Knoten und dem Eingangsknoten der Kanal des dritten Transistors liegt.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung ist in den Ansprüchen gekennzeichnet. Anhand der in den Zeichnungen dargestellten Ausführungsbeispiele
wird die Erfindung im folgenden näher erläutert. Es zeigt
F i g. 1 eine schematische Schaltskizze einer Verzögerungsstufe
gemäß der vorliegenden Erfindung,
Fig.2 eine Computerzeichnung der über der Zeit aufgetragenen Spannung an verschiedenen Knoten in
der Schaltung von Fig. 1, wodurch deren Arbeitsweise erläutert wird,
F i g. 3 eine schematische Schaltsku/e einer anderen
Verzögerungsstufe gemäß der vorliegenden Erfindung, und
Fig.4 eine schematische Schaltskizze einer noch
anderen Verzögerungsstufe gemäß der Erfindung.
Im folgenden wird Bezug genommen auf die Zeichnungen. Eine Verzögerungsstufe gemäß der
vorliegenden Erfindung wird allgemein durch das Bezugszeichen 10 in F i g. 1 angegeben. Die Verzögerungsstufe
enthält die Transistoren 7" und T2, deren
Kanäle in Serie zwischen einer Drain-Speisespannung Vdd und einer Source-Speisespannung Vss verbunden
sind, wobei Vss durch das konventionelle Erde-Symbol in allen Zeichnungen dargestellt wird. Der Source-Knoten
von Transistor T und der Drain-Knoten von Transistor 7} bilden einen gemeinsamen Knoten Nu der
kapazitiv mittels des Kondensators C mit dem Knoten N2 gekoppelt ist Zum Knoten Afc gehört das Gate des
Transistors 71, Der Kanal des Transistors 7} verbindet
den Knoten N2, und somit das Gate des Transistors Ti,
mit einer Eingangsklemme 12 der Verzögerungsstufe. Das Gate von Transistor T3 bildet, einen zweiten
Bootstrap-Knoten M und ist durch den Transistor T*
mit einem Knoten N4 verbunden, zu welchem das Gate von Transistor T2 gehört Ein Ausgangstransistor Ts
verbindet die Drain-Speisespannung Vdd mit einer Ausgangsklemme 14 der Verzögerungsstufe, und der
π Transistor T6 verbindet den Ausgangsknoten 14 mit der
Source-Speisespannung. Das Gate von Transistor Ts
bildet einen Teil des Knotens /V2. und das Gate von
Transistor T6 bildet einen Teil von Knoten M. Die
Transistoren T7 und T& sind in Serie zwischen der
Drain-Speisespannung Vdd und der Source-Speisespannung verbunden. Die Source von Transistor Tj und der
Drain von Transistor 7J bilden einen gemeinsamen Knoten Λ/5. Das Gate von Transistor Tj ist die
Eingangsklemme 12. Die Transistoren T) und 71o sind
2r> ferner in Serie zwischen die Drain-Speisespannung Vdd
und die Source-Speisespannung geschaltet, indem die Source von Transistor T9 und der Drain von Transistor
Tio einen Teil des Knotens Na bilden. Das Gate von
Transistor TIo bildet einen Teil von Knoten Ns-Transistor
Tu verbindet den Knoten N2 mit der
Source-Speisespannung, um den Knoten N2 auf Erdpotential
zu legen während des Vorspannens. Der Transistor 7*)2 stellt eine Vorrichtung zum Vorspannen
des Knotens Nz dar und ist zwischen die Drain-Speise-
r> spannung Vdd und den Knoten N3 geschaltet. Die Gates
der Transistoren T», T9, 711 und T^ sind alle mit einem
Vorspanneingang 16 verbunden. Ein Abschalt-Transistor Tu verbindet den Knoten Nj mit der Source-Speisespannung,
und das Gate wirkt als ein Abschalt-Eingang 18 für die Verzögerungsstufe. Ferner verbindet der
Transistor ΓΗ den Knoten N2 mit der Source-Speisespannung.
Wenn der Transistor ΤΊ4 angeschaltet ist, wird
der Knoten W2 entladen, wodurch der Transistor T5
abgeschaltet wird und der Ausgang 14 abgetrennt wird.
Dementsprechend ist das Gate des Transistors Tu
ausgebildet als ein Eingang 20 zum Abtrennen des Ausgangs der Verzögerungsstufe. Der Transistor 71s
verbindet den Ausgang 14 mit der Source-Speisespannung, und das Gate des Transistors 7I5 stellt einen
■30 Eingang 22 zum Rücksetzen des Ausgangs 14 auf den Source-Speisespannungspegel dar, was gleich noch
beschrieben werden wird.
Die Arbeitsweise der Verzögerungsstufe 10 kann am besten verstanden werden, indem Bezug genommen
wird auf F i g. 2. F i g. 2 veranschaulicht die Potentiale an den verschiedenen Knoten Λ/Ί—M, sowie am Vorspann-Knoten
16, am Eingangsknoten 12 und am Ausgangsknoten 14, wobei die Kurven mit denselben
Bezugszeichen versehen sind wie die entsprechenden
bo Knoten in Fig. 1. Auf der vertikalen Skala sind Volt
aufgetragen, wobei die Drain-Speisespannung Vdd bei 12 Volt und die Source-Speisespannung Vss bei 0 Volt
liegen. In der bevorzugten Ausführungsform werden N-Kanal-Transistoren verwendet, so daß Vdd positiv ist,
b5 bezogen auf Vss- Diese Beziehung wäre bei P-Kanal-Schaltkreisen
umgekehrt. Bei diesem Schaltkreistyp besitzen die Transistoren typischerweise einen Schwellenwert
bei ca. 2,0 Volt, was bedeutet, daß ein Transistor
nur dann leitet, wenn die Gate-Spannung die Source-Spannung um mindestens 2 Volt übersteigt. Auf der
horizontalen Achse ist die Zeit von 0 bis 80 Nanosekunden aufgetragen. Die Vorspannperiode endet bei etwa
15 Nanosekunden und beginnt bei etwa 70 Nanosekun- Γ·
den wieder. Man sieht, daß ein vollständiger Ausgangsimpuls einschließlich der gewünschten Verzögerung
gegenüber dem Eingangssignal, dem Anstieg des Ausgangssignals auf Vdd und dem Abfall auf Vss in etwa
65 Nanosekunden erfolgt. Dies stellt in etwa die Hälfte der Zeit dar, die das Ausgangssignal benötigt, von Vss
auf Vdd in derjenigen Verzögerungsstufe, die in der oben angegebenen Patentschrift beschrieben wird,
anzusteigen; dies demonstriert die überlegene Geschwindigkeitscharakteristik des vorliegenden Schaltkreises,
obschon der vorhergehende Schaltkreis auf ein höheres Potential in dem gezeigten Beispiel anstieg.
Gemessen an der Anstiegszeit ist der vorliegende Schaltkreis annähernd zweimal so schnell.
Hat das Potential am Vorspanneingang 16 den Wert Vdd, so werden die Knoten N3 und N» auf annähernd
10 Volt vorgespannt, als Ergebnis des Schwellenwertabfalls
durch die Transistoren Ti2 und Tt, die durch die
Vorspannung angeschaltet werden. Die Knoten Ni, M und Ns werden auf Vss gehalten, da die Transistoren T2,
7u und Ts angeschaltet sind. Die Eingangsklemme 12 befindet sich ebenfalls auf Vss, und die Ausgangsklemme
14 hat das Potential von Vss, weil das hohe Potential an dem Knoten N4 den Transistor Tt anschaltet. Das
Potential am Vorspanneingang 16 geht dann von Vdd μ auf Vss über, beginnend bei etwa 15 Nanosekunden und
endet bei etwa 35 Nanosekunden, während der Eingang 12 von Vss Volt auf etwa 11 Volt zwischen ca.
10 Nanosekunden und ca. 40 Nanosekunden übergeht. Da der Knoten N2 auf Vss-Potential ist und der Knoten J5
N3 ca. bei 10 Volt liegt, wird der Transistor Γ3 durch eine
große Gate-Source-Spannungsdifferenz angeschaltet. Folglich wird das Potential am Knoten N2 praktisch
gleichzeitig mit dem Eingang 12 erhöht, wie es zwischen 10 Nanosekunden und 38 Nanosekunden dargestellt ist.
Zur selben Zeit wird der Knoten N3 selbst-bootstrap-erhöht
durch die Gate-Kanalkapazität des Transistors 73, wie es zwischen etwa 10 und etwa 35 Nanosekunden
dargestellt ist, da der Transistor Ti nicht eher leitet, als
bis das Potential am Eingang 12 das Potential an dem « Knoten M um einen Schwellenwert übersteigt, was bei
ca. 35 Nanosekunden eintritt Der Knoten M beginnt, bei etwa 30 Nanosekunden entladen zu werden, als
Ergebnis davon, daß der Knoten N5 Vss um einen Schwellenwert übersteigt was bei etwa 28 Nanosekun- so
den der Fall ist Dann, wenn der Knoten N4 durch den
Transistor T\0 entladen ist wird der Knoten M ebenso
entladen, und zwar durch die Transistoren Ti und Tjo.
Wenn der Knoten M zwischen etwa 30 und 50 Nanosekunden entladen wird, beginnt der Knoten Nr, sehr
schnell auf hohes Potential gebracht zu werden, beginnend bei etwa 35 Nanosekunden, bis etwa
50 Nanosekunden, um so den Knoten N2 wesentlich
über Vdd als Folge des Kondensators C bootstrap-zuerhöhen.
Der Bootstrap-Knoten N2 hält weiterhin den so
Transistor 7Ί angeschaltet, selbst dann, wenn der
Knoten N\ vollständig auf Vdd gebracht ist, und schaltet
somit den Ausgangstransistor Ts in demselben Ausmaß
an, so daß der Ausgangsknoten 14 sehr schnell von Vss auf Vdd zwischen etwa 25 und 60 Nanosekunden
gebracht wird.
In der Darstellung von F i g. 1 wird das Potential an der Eingangsklemme zurück auf Vss gebracht bevor das
volle Vdd- Potential erreicht ist, beginnend bei ca
40 Nanosekunden, und das Potential ist zurück auf Vs bei etwa 60 Nanosekunden. Das Potential an de
Vorspann-Klemme kann auf Vdd zu irgendeinen
späteren Zeitpunkt zurückkehren, jedoch ist es darge stellt, als kehre es auf Vdd zwischen etwa 50 um
85 Nanosekunden zurück, um den Ausgang 14, dei Knoten N2, Knoten Ni und den Knoten N5 sehr schnei
wieder auf das Potential Vss zu bringen. Die Knoten N und N4 werden dann wiederum auf etwa 10 VoI
gebracht als Vorbereitung für einen anderen Ausgangs zyklus.
Die Schaltung 10 kann daran gehindert werden, einei positiv verlaufenden Übergang am Ausgang 14 zi
vollziehen, nachdem die Vorspannklemme 16 au !2 Volt gebracht wurde, indem ein positives Potential a!
die Klemme ABSCHALTEN 18 angelegt wird, um dei Transistor 13 anzuschalten, damit der Knoten N
entladen wird. Vorzugsweise schaltet das Vorspann-Si gnal zuerst ab, so daß durch die Transistoren Tjo und 71
kein Gleichstrompfad entsteht zwischen Vdd und Erde Das Entladen des Knoten N3 auf Vss schaltet der
Transistor T3 ab, so daß das Eingangspotential nicht der
Knoten N2 erreichen kann, wodurch der Ausgangskno
ten 14 abgeschaltet wird. Die Ausgangsklemme 14 kant sowohl von Vdd als auch Vss getrennt werden, nachden
sie auf Vdd gebracht worden ist, und zwar durcl
Anlegen eines positiven Potentials an die Klemmt TRENNEN AUSGANG 20, um den Transistor Tx,
anzuschalten. Dies entlädt den Knoten N2, wodurch dei
Transistor Ti abschaltet. Da der Transistor Tb durch da<
Entladen des Knotens N4 mit abgeschaltet worden ist wird der Ausgang 14 von beiden Speisespannunger
getrennt und kann so nach Wunsch über die Drain-Speisespannung kapazitiv erhöht werden. Dies isl
nützlich zur Erzeugung eines Taktsignals in Überschrei tung der Drain-Speisespannung.
Die Ausgangsklemme 14 kann rückgesetzt werder von Vdd auf Vss. indem ein Signal sowohl an die
Klemme TRENNEN AUSGANG 20 als auch an die Klemme RÜCKSETZEN AUSGANG 22 gelegt wird
um beide Transistoren Tu und 7Is anzuschalten
Wiederum entlädt Tu den Knoten Nz auf Vss, um den
Transistor T5 abzuschalten, und der Transistor Tk
entlädt den Ausgangsknoten 14 auf die Source-Speisespannung unter Umgehung des Transistors Tt.
Wichtig ist es, festzustellen, daß das Potential am Ausgangsknoten 14 unabhängig ist von dem Potential
am Eingangsknoten 12, nachdem der Knoten N3
automatisch durch das Schalten der Transistoren Ti und Tio entladen worden ist So kann der Eingang 12 auf Vsj
zurückgehen, ohne den Spannungspegel an der Ausgangsklemme 14 zu beeinflussen. Auf ähnliche
Weise kann der Spannungspegel am Ausgang 14 auf Vsa durch Anlegen von Signalen an die Klemmen 20 und 22
zurückgebracht werden, ungeachtet des Spannungspegels an der Eingangsklemme 12.
Man sieht, daß einer, mehrere oder alle Transistoren
Tiju ΤΗ und Γ« aus der Schaltung fortgelassen werder
könnten, wenn die entsprechende Funktion nichl gewünscht würde.
Eine andere Verzögerungsstufe gemäß der vorliegenden Erfindung wird allgemein durch das Bezugszeichen
50 in F i g. 3 angegeben. Die Verzögerungsstufe 50 isl
grundsätzlich identisch mit der Verzögerungsstufe 10, mit der Ausnahme, daß der Knoten N3 vorgespannt
wird; die entsprechenden Bauelemente sind daher durch dieselben Bezugszeichen kenntlich gemacht Die Ver-
zögerungsstufe 50 unterscheidet sich nur dadurch von der Verzögerungsstufe 10, daß die Transistoren Tu und
713 fortgelassen wurden, und daß das Gate des Transistors T4 mit Von anstatt mit der Eingangsklemme
12 verbunden ist. Die Verzögerungsstufe 50 besitzt den Vorteil, daß sie weniger Bauteile benötigt, sie besitzt
jedoch nicht die Fähigkeit, nach dem Vorspannen und vor Eintreffen des Eingangssignals abgeschaltet zu
werden. Dariiberhinaus weist die Verzögerungsstufe 50 eine größere Abhängigkeit von der vollständigen
Vorspannung der Knoten AZ4 und ΛΖ3 auf. Wie schon
erwähnt wurde, funktioniert die Verzögerungsstufe 50 in grundsätzlich derselben Weise wie die Verzögerungsstufe 10, mit der Ausnahme, daß der Knoten AZ3 durch
den Transistor T* den Knoten AZ4 und den Transistor Γ«
während der Vorspannperiode vorgespannt wird. Beide Knoten N3 und AZ4 werden auf Potential aufgeladen, das
einen Schwellenwert unter Vdd hat. Als Folge davon
kann der Knoten AZ3 immer noch wesentlich selbst-bootstrap-erhöht werden über das Potential des Eingangs 12,
wenn das Potential am Eingang 12 ansteigt, weil der Transistor 7} nicht eher merklich leiten kann, als bis der
Knoten AZ4 durch das Leiten des Transistors Γιο entladen
wird, und zwar eine kurze Zeit nach dem Anstieg des Potentials an der Eingangsklemme 12. Man sieht jedoch,
daß die Verzögerungsstufe 50 nicht ebensogut funktioniert, wenn das Vorspannsignal am Eingang 16 nicht den
vollen Voo-Pegel erreicht oder nicht den Voo-Pegel für
eine hinreichende Zeitdauer hält, um den Knoten N3
vollständig vorzuspannen. Dies liegt daran, daß der Knoten N3 nur auf einen Schwellenwert unter der
Spannung des Vorspannsignals am Eingang 16 vorgespannt werden kann. Wenn das Vorspannsignal auch
nicht Vpp für eine hinreichende Zeitdauer erreicht, um
den Knoten AZ4 auf einen Schwellenwert unterhalb von
VpD vorzuspannen, so ist der Transistor T4 schwach
leitend. Dies hat keine Auswirkungen während des Vorspannens, weil die Knoten N3 und AZ4 auf demselben
Potential liegen. Jedoch hält der schwach leitende Transistor T4 den Knoten N3 davon ab, auf volles Maß
selbst-bootstrap-erhöht zu werden, was sonst aufgrund der Leitfähigkeit des Transistors 7, während der
Selbst-Bootstrap-Dauer möglich ist. Die Verzögerungsstufe 10 ist gegen dieses Problem immun, da der
Transistor 7"4, der den Knoten N3 trennt, nicht eher
leiten kann, als bis die Spannung am Eingang 12 die Spannung am Knoten /V4 um einen Schwellenwert
ι übersteigt, wodurch sichergestellt wird, daß der Knoten
N3 grundsätzlich auf das mögliche Maximum bootstraperhöht
wird.
Eine weitere Verzögerungsstufe gemäß der vorliegenden Erfindung wird allgemein in Fig.4 durch das
Bezugszeichen 60 bezeichnet. Die Verzögerungsstufe 60 ist ähnlich der Verzögerungsstufe 10 und folglich
werden die entsprechenden Komponenten durch dieselben Bezugszeichen angegeben. Der Unterschied
zwischen Verzögerungsstufe 60 und der Verzögerungs-
11J stufe 10 besteht darin, daß die Gates der Transistoren T4
und T7 mit dem Knoten N2, und nicht mit der
Eingangsklemme 12 verbunden sind. Die Arbeitsweise der Verzögerungsstufe 60 ist identisch der von
Verzögerungsstufe 10, da der Knoten N2 grundsätzlich
mit dem Eingang 12 koinzidiert während des Zeitintervalls von etwa 10 bis etwa 35 Nanosekunden und dann
positiv bleibt, bis der Knoten N2 entladen wird, was die
einzige Voraussetzung für ein richtiges Arbeiten der Transistoren T4 und Τη ist. Der Vorteil der Konfiguration
der Verzögerungsstufe 60 besteht darin, daß, wenn ein Abschalt-Impuls an die Klemme 18 vor dem Eingangssignal
gelegt wird, die Gates der Transistoren T4 und Tr
von der Eingangsklemme 12 abgetrennt werden, um somit die Transistoren T4 und 7} zu veranlassen,
jo abgeschaltet zu bleiben, selbst wenn ein Eingangsimpuls
an den Eingang 12 angelegt wird. Folglich verbleibt der Knoten N4 auf seinem hohen Vorspannpotential, da der
Knoten AZ5 auf Vss verbleibt und der Transistor 71o
abgeschaltet bleibt. Der hohe Potentialpegel am Knoten
ji AZ4 wiederum veranlaßt den Ausgangstransistor T6,
angeschaltet zu bleiben, um somit einen niederohmigen, leitenden Pfad zwischen der Ausgangsklemme 14 und
der Source-Versorgungsspannung V$s zu bilden. Diese
»Klammer«-Aktion ist in den meisten Anwendungsfäl-
»0 len wünschenswert und ist ohne zusätzlichen Schaltungsaufwand
in den Verzögerungsstufen 10 oder 50 der F i g. 1, respektive 3 nicht möglich.
Hierzu 3 Blatt Zeichnungen
Claims (1)
1
Patentansprüche:
1. In einem integrierten MOSFET-Schaltkreis ausgebildete Verzögerungsstufe, mit einem ersten
und zweiten Transistor, die in Serie zwischen einer Drain-Speisespannung und einer Source-Speisespannung liegen und einen ersten Knoten zwischen
sich bilden, wobei das Gate des ersten Transistors Teil eines zweiten Knotens ist, einem Kondensator,
der zwischen dem ersten und zweiten Knoten liegt, einem Eingangsknoten, einem dritten Transistor,
dessen Gate Teil eines dritten Knotens ist, während das Gate des zweiten Transistors Teil eines vierten
Knotens ist, einer Vorspannschaltung zum Entladen des zweiten Knotens, um dadurch den ersten
Transistor abzuschalten, wobei ein Anstieg des Potentials am ersten Knoten das Potential am
zweiten Knoten aufgrund des Kondensators kapazitiv erhöht, dadurch gekennzeichnet, daß
der Kanal des dritten Transistors (T3) den zweiten
Knoten (N2) mit dem Eingangsknoten (12) verbindet,
daß die Vorspannschaltung zum Vorspannen des dritten und vierten Knotens (N3, N4) dient, um den
dritten, bzw. den zweiten Transistor anzuschalten, daß eine Steuerschaltung vorgesehen ist zum Halten
des Potentials an dem dritten Knoten (N3), wenn der Eingangsknoten (12) von einer Spannung, die in der
Nähe der Source-Speisespannung (Vss) liegt, übergeht auf ein Potential, das näher an der Drain-Speisespannung (Vdd) liegt, damit der dritte Knoten
kapazitiv erhöht werden kann, um somit sehr schnell den zweiten Knoten (N2) im wesentlichen auf das
Potential des Eingangsknotens (12) zu bringen und automatisch den dritten und vierten Knoten kurze
Zeit nach Ansteigen des Potentials am Eingangsknoten (12) zu entladen, um den zweiten und dritten
Transistor (T2, T3) abzuschalten.
2. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet, daß ein vierter Transistor (T4)
vorgesehen ist, dessen Kanal den dritten Knoten (N3) mit dem vierten Knoten (TvV) verbindet, daß das
Gate des vierten Transistors (T4) so verschaltet ist,
daß es das Potential am Eingangsknoten (12) empfängt, und daß der dritte Knoten (N3) durch den
vierten Transistor (T4) auf den vierten Knoten (N4)
entladen wird (F i g. 1).
3. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet, daß ein vierter Transistor (T4)
vorgesehen ist, dessen Kanal den dritten Knoten (N3) mit dem vierten Knoten (N4) verbindet, daß das
Gate des vierten Transistors (T4) mit der Drain-Speisespannung (Vdd) verbunden ist und daß der dritte
Knoten (TV3) durch den vierten Transistor (T4) auf
den vierten Knoten (N4) entladen wird (F i g. 3).
4. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet, daß ein vierter Transistor (T4)
vorgesehen ist, dessen Kanal den dritten Knoten (N3) mit dem vierten Knoten (N4) verbindet, daß das
Gate des vierten Transistors (T4) mit dem zweiten
Knoten (Ni) verbünden ist und daß der dritte Knoten (N3) durch den vierten Transistor (T4) auf
den vierten Knoten (N4) entladen wird (F i g. 4).
5. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung einen
vierten Transistor (T1) aufweist, der einen fünften
Knoten (Ns) mit der Drain-Speisespannung (Vdd)
verbindet, daß das Gate des vierten Transistors so verschaltet ist, daß es das Spannungssignal am
Eingangsknoten empfängt daß ein fünfter Transistor (Tio) vorgesehen ist der den dritten und vierten
Knoten (N3, N4) mit dem Source-Speiseknoten (Vss)
verbindet daß das Gate des fünften Transistors (Tjo)
r> einen Teil des fünften Knotens (Ns) bildet wobei der
vierte und fünfte Transistor eine Verzögerungsdauer bewirken, nachdem das Eingangspotential hoch
geht bevor der dritte und vierte Knoten (N3, N4)
entladen werden und daß die Vorspannungsschal-
K) tung den fünften Knoten im wesentlichen auf das
Source-Speisepotential vorspannt
6. Verzögerungsstufe nach Anspruch 5, dadurch gekennzeichnet daß das Gate des vierten Transistors (Τη) durch das Potential am zweiten Knoten
1^ (N2) gesteuert wird (F ig. 4).
7. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet daß ein vierter und fünfter Transistor (Ts, 7i) vorgesehen sind, die in Serie zwischen
der Drain-Speisespannung und der Source-Speise
spannung liegen und die zwischen sich einen
Ausgangsknoten (14) bilden, daß das Gate des vierten Transistors (Ts) Teil des zweiten Knotens
(N2) ist und daß das Gate des fünften Transistors (T6)
Teil des vierten Knotens (N4) ist
2ί 8. Verzögerungsstufe nach Anspruch 7, dadurch
gekennzeichnet daß eine Schaltungsvorrichtung (Ti4) vorgesehen ist mittels der in Abhängigkeit
eines Spannungssignals, das auftritt, nachdem der dritte und vierte Knoten (N3, N4) automatisch
s» entladen worden sind, der zweite Knoten (N2) auf
Erde entladen wird, um den vierten Transistor (Ts)
abzuschalten und um somit den Ausgangsknoten (14)
von der Drain-Speisespannung ( Vdd) zu trennen.
9. Verzögerungsstufe nach Anspruch 8, dadurch
)ri gekennzeichnet daß eine Schaltungsvorrichtung (22;
7"is) vorgesehen ist zum selektiven Entladen des
Ausgangsknotens (14) auf das Source-Speisepotential, während der vierte Knoten entladen wird und
der fünfte Transistor (Tt) dabei abgeschaltet wird.
*<> 10. Verzögerungsstufe nach Anspruch 1, dadurch
gekennzeichnet daß eine Schaltungsvorrichtung (T]3) vorgesehen ist zum selektiven Entladen des
dritten Knotens (N3), bevor die Spannung am Eingangsknoten (12) übergeht von der Source-Spei-
■»5 sespannung auf die Drain-Speisespannung, um den
dritten Transistor (T3) abzuschalten und die Verzögerungsstufe auszuschalten.
11. Verzögerungsstufe nach Anspruch 10, dadurch gekennzeichnet daß die Steuervorrichtung zum
Entladen des vierten Knotens (N4) anspricht auf
einen hohen Potentialpegel am zweiten Knoten (N2).
12. Verzögerungsstufe nach Anspruch 1, dadurch gekennzeichnet daß eine Abschaltvorrichtung (13)
vorgesehen ist um den dritten Knoten abzuschalten
und den dritten Transistor abgeschaltet zu halten.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/644,855 US4061933A (en) | 1975-12-29 | 1975-12-29 | Clock generator and delay stage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2659207A1 DE2659207A1 (de) | 1977-07-07 |
| DE2659207B2 true DE2659207B2 (de) | 1980-05-14 |
Family
ID=24586613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2659207A Withdrawn DE2659207B2 (de) | 1975-12-29 | 1976-12-28 | In einem integrierten MOSFET-Schaltkreis ausgebildete Verzögerungsstufe |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4061933A (de) |
| JP (1) | JPS5834053B2 (de) |
| DE (1) | DE2659207B2 (de) |
| FR (1) | FR2337463A1 (de) |
| GB (1) | GB1525810A (de) |
| IT (1) | IT1074791B (de) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3144513C1 (de) * | 1981-11-09 | 1983-05-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt |
| DE3314002A1 (de) * | 1982-04-19 | 1983-11-03 | Hitachi, Ltd., Tokyo | Taktgeber und damit arbeitender dynamischer speicher |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119160A (en) * | 1976-03-31 | 1977-10-06 | Nec Corp | Semiconductor circuit with insulating gate type field dffect transisto r |
| FR2405513A1 (fr) * | 1977-10-07 | 1979-05-04 | Cii Honeywell Bull | Circuit generateur de phase de commande d'execution d'operations dans un systeme informatique |
| US4199695A (en) * | 1978-03-03 | 1980-04-22 | International Business Machines Corporation | Avoidance of hot electron operation of voltage stressed bootstrap drivers |
| DE2816980C3 (de) * | 1978-04-19 | 1980-10-09 | Ibm Deutschland Gmbh, 7000 Stuttgart | FET-Treiberschaltung mit kurzen Schaltzeiten |
| US4250414A (en) * | 1978-07-31 | 1981-02-10 | Bell Telephone Laboratories, Incorporated | Voltage generator circuitry |
| US4318013A (en) * | 1979-05-01 | 1982-03-02 | Motorola, Inc. | High voltage detection circuit |
| US4291242A (en) * | 1979-05-21 | 1981-09-22 | Motorola, Inc. | Driver circuit for use in an output buffer |
| US4289973A (en) * | 1979-08-13 | 1981-09-15 | Mostek Corporation | AND-gate clock |
| US4354123A (en) * | 1979-08-13 | 1982-10-12 | Mostek Corporation | High voltage clock generator |
| US4395644A (en) * | 1979-08-15 | 1983-07-26 | Nippon Electric Co., Ltd. | Drive circuit |
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| US4317051A (en) * | 1979-10-09 | 1982-02-23 | Bell Telephone Laboratories, Incorporated | Clock generator (buffer) circuit |
| JPS5687933A (en) * | 1979-12-19 | 1981-07-17 | Fujitsu Ltd | Bootstrap circuit |
| US4352996A (en) * | 1980-03-21 | 1982-10-05 | Texas Instruments Incorporated | IGFET Clock generator circuit employing MOS boatstrap capacitive drive |
| EP0060246A1 (de) * | 1980-09-10 | 1982-09-22 | Mostek Corporation | Verzögerungsstoffe für einen taktsignalgenerator |
| DE3174470D1 (en) * | 1980-09-26 | 1986-05-28 | Toshiba Kk | Dynamic signal generation circuit |
| JPS5788594A (en) * | 1980-11-19 | 1982-06-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS57106228A (en) * | 1980-12-24 | 1982-07-02 | Fujitsu Ltd | Semiconductor circuit |
| JPS57133589A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Semiconductor circuit |
| US4417159A (en) * | 1981-08-18 | 1983-11-22 | International Business Machines Corporation | Diode-transistor active pull up driver |
| US4472644A (en) * | 1981-12-10 | 1984-09-18 | Mostek Corporation | Bootstrapped clock driver including delay means |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS594223A (ja) * | 1982-06-30 | 1984-01-11 | Fujitsu Ltd | クロツク発生回路 |
| JPS595488A (ja) * | 1982-07-01 | 1984-01-12 | Fujitsu Ltd | 半導体装置 |
| US4521701A (en) * | 1982-09-16 | 1985-06-04 | Texas Instruments Incorporated | High-speed low-power delayed clock generator |
| US4527074A (en) * | 1982-10-07 | 1985-07-02 | Ncr Corporation | High voltage pass circuit |
| JPS5987695A (ja) * | 1982-11-11 | 1984-05-21 | Toshiba Corp | 半導体記憶装置 |
| US4553043A (en) * | 1983-03-28 | 1985-11-12 | Codex Corporation | High speed drive circuit |
| JPS60111391A (ja) * | 1983-11-21 | 1985-06-17 | Nec Corp | 半導体出力回路 |
| US4797573A (en) * | 1984-11-21 | 1989-01-10 | Nec Corporation | Output circuit with improved timing control circuit |
| JPS62239399A (ja) * | 1986-04-09 | 1987-10-20 | Nec Corp | 信号発生装置 |
| KR900004191B1 (ko) * | 1987-03-18 | 1990-06-18 | 삼성전자 주식회사 | Rc시정수를 이용한 가변 클럭 지연회로 |
| US4823024A (en) * | 1988-06-29 | 1989-04-18 | Ncr Corporation | Signal edge trimmer circuit |
| JP3330746B2 (ja) * | 1994-09-09 | 2002-09-30 | 新日本製鐵株式会社 | ブートストラップ回路 |
| US6272465B1 (en) | 1994-11-02 | 2001-08-07 | Legerity, Inc. | Monolithic PC audio circuit |
| US5675808A (en) * | 1994-11-02 | 1997-10-07 | Advanced Micro Devices, Inc. | Power control of circuit modules within an integrated circuit |
| JP3758285B2 (ja) * | 1997-03-17 | 2006-03-22 | ソニー株式会社 | 遅延回路およびそれを用いた発振回路 |
| US6535446B2 (en) * | 2001-05-24 | 2003-03-18 | Ramtron International Corporation | Two stage low voltage ferroelectric boost circuit |
| US6411152B1 (en) | 2001-09-24 | 2002-06-25 | Broadcom Corporation | Conditional clock buffer circuit |
| US6971038B2 (en) * | 2002-02-01 | 2005-11-29 | Broadcom Corporation | Clock gating of sub-circuits within a processor execution unit responsive to instruction latency counter within processor issue circuit |
| US6639443B1 (en) | 2002-04-22 | 2003-10-28 | Broadcom Corporation | Conditional clock buffer circuit |
| US6925590B2 (en) * | 2002-04-22 | 2005-08-02 | Broadcom Corporation | Scan interface |
| US6950973B2 (en) * | 2002-04-22 | 2005-09-27 | Broadcom Corporation | Dynamic scan circuitry for A-phase |
| US6686775B2 (en) | 2002-04-22 | 2004-02-03 | Broadcom Corp | Dynamic scan circuitry for B-phase |
| US7299329B2 (en) * | 2004-01-29 | 2007-11-20 | Micron Technology, Inc. | Dual edge command in DRAM |
| US7779372B2 (en) * | 2007-01-26 | 2010-08-17 | Apple Inc. | Clock gater with test features and low setup time |
| JP5665299B2 (ja) * | 2008-10-31 | 2015-02-04 | 三菱電機株式会社 | シフトレジスタ回路 |
| JP5188382B2 (ja) * | 2008-12-25 | 2013-04-24 | 三菱電機株式会社 | シフトレジスタ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022593B1 (de) * | 1970-06-15 | 1975-07-31 | ||
| US3641366A (en) * | 1970-09-14 | 1972-02-08 | North American Rockwell | Multiphase field effect transistor driver multiplexing circuit |
| US3660684A (en) * | 1971-02-17 | 1972-05-02 | North American Rockwell | Low voltage level output driver circuit |
| CH558111A (de) * | 1972-07-21 | 1975-01-15 | Battelle Memorial Institute | Circuit generateur de signaux comprenant un oscillateur a quartz delivrant des signaux periodiques biphases et un demultiplicateur de la frequence de ces signaux. |
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| NL7409101A (nl) * | 1973-07-18 | 1975-01-21 | Intel Corp | Mos besturingsschakeling. |
| US3906464A (en) * | 1974-06-03 | 1975-09-16 | Motorola Inc | External data control preset system for inverting cell random access memory |
-
1975
- 1975-12-29 US US05/644,855 patent/US4061933A/en not_active Expired - Lifetime
-
1976
- 1976-12-16 GB GB52561/76A patent/GB1525810A/en not_active Expired
- 1976-12-23 IT IT52762/76A patent/IT1074791B/it active
- 1976-12-28 JP JP51160843A patent/JPS5834053B2/ja not_active Expired
- 1976-12-28 DE DE2659207A patent/DE2659207B2/de not_active Withdrawn
- 1976-12-29 FR FR7639493A patent/FR2337463A1/fr active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3144513C1 (de) * | 1981-11-09 | 1983-05-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt |
| DE3314002A1 (de) * | 1982-04-19 | 1983-11-03 | Hitachi, Ltd., Tokyo | Taktgeber und damit arbeitender dynamischer speicher |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2337463A1 (fr) | 1977-07-29 |
| JPS5834053B2 (ja) | 1983-07-23 |
| IT1074791B (it) | 1985-04-20 |
| US4061933A (en) | 1977-12-06 |
| JPS5287334A (en) | 1977-07-21 |
| FR2337463B1 (de) | 1981-06-26 |
| GB1525810A (en) | 1978-09-20 |
| DE2659207A1 (de) | 1977-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2659207B2 (de) | In einem integrierten MOSFET-Schaltkreis ausgebildete Verzögerungsstufe | |
| DE3872762T2 (de) | Referenzspannungsgeneratorschaltung. | |
| DE2625007C3 (de) | Adressenpufferschaltung für Halbleiterspeicher | |
| DE69710522T2 (de) | Verfahren zur Erzeugung einer variablen Frequenz und variabele Verzögerungszelle zur Durchführung des Verfahrens | |
| DE4337499A1 (de) | Ringoszillator und Konstantspannungserzeugungsschaltung | |
| DE2451362B2 (de) | Schaltungsanordnung zur automatischen rueckstellung von digitalen schaltkreisen | |
| DE2929450A1 (de) | Schnelle transistorschaltung mit geringer leistungsaufnahme | |
| DE69216663T2 (de) | Schaltkreis | |
| DE3017669C2 (de) | Verstärkerschaltungsanordnung | |
| DE4201516A1 (de) | Vorrichtung zum automatischen testen eines beanspruchungsbetriebes einer halbleiterspeichervorrichtung | |
| EP0010149A1 (de) | Referenzquelle auf einem integrierten FET-Baustein sowie Verfahren zum Betrieb der Referenzquelle | |
| DE3042323C2 (de) | Schwingkreis | |
| DE4117882C2 (de) | ||
| DE2623219A1 (de) | Leseverstaerkerschaltung fuer einen dynamischen mos-speicher | |
| DE2816886C2 (de) | Impulszeit-Additionsschaltung, insbesondere für das Brennstoffeinspritzsystem einer Brennkraftmaschine | |
| DE2314015A1 (de) | Signalverstaerker | |
| DE2108101A1 (de) | Schalterstromkreis | |
| DE3904910C2 (de) | ||
| DE3017960C2 (de) | Schaltung zum Erzeugen einer Abfragespannung für Doppelgate-Transistoren | |
| DE3323284C2 (de) | Verzögerungsschaltung | |
| DE2739110A1 (de) | Dynamische vorladeschaltungsanordnung | |
| DE69601976T2 (de) | Digitaler Rampengenerator | |
| DE69131532T2 (de) | Schaltung zum Ansteuern einer schwebenden Schaltung mit einem digitalen Signal | |
| EP0024549A1 (de) | TTL-Pegelumsetzer zur Ansteuerung von Feldeffekttransistoren | |
| EP0015364B1 (de) | Multivibrator aus Feldeffekt-Transistoren |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OI | Miscellaneous see part 1 | ||
| OI | Miscellaneous see part 1 | ||
| 8230 | Patent withdrawn |