DE2644180C3

DE2644180C3 - Datenverarbeitungssystem

Info

Publication number: DE2644180C3
Application number: DE2644180A
Authority: DE
Inventors: Masahiko Tokio/Tokyo Ono
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1975-09-30
Filing date: 1976-09-30
Publication date: 1985-10-03
Also published as: JPS5242337A; DE2644180B2; DE2644180A1; JPS5444581B2; US4093984A

Description

Die Erfindung betrifft ein Datenverarbeitungssystem gemäß Oberbegriff des Anspruchs 1.

In einem Datenverarbeitungssystem müssen verschiedene Funktionen einzelner Baugruppen gesteuert werden. Erwähnt seien Funktionen wie Serien/Parallel-Umsetzung, Puffern, Fehlerprüfung, Festlegung von Datenübertragungswegen innerhalb des Systems, Verbindung mit einer zentralen Verarbeitungseinheit und dergleichen.

Um derartige Funktionen zu steuern, sind bisher grundsätzlich zwei verschiedene Typen von Datenverarbeitungssystemen bekanntgeworden: Bei dem einen Typ erfolgt die Steuerung des Systems durch individuelle Logikschaltungen, so daß die Steuerung sich nur für einen speziellen Zweck eignet und aufgrund ihrer mangelnden Flexibilität nicht oder nur äußerst aufwendig geändert werden kann. Bei dem anderen Typ erfolgt die Steuerung des Systems durch ein Mikroprogramm, das in einem Festspeicher (ROM) gespeichert ist. Im allgemeinen ist ein Taktgeber vorgesehen, durch den ein Maschinenzyklus festgelegt wird. Innerhalb jedes Maschinenzyklus wird aus dem Festspeicher ein Befehl ausgelesen, welcher festlegt, welche Operationen in dem Datenverarbeitungssystem ablaufen.

Der oben beschriebene Typ von Datenverarbeitungssystem mit programmierter Steuerung hat zwar gegenüber einer fest verdrahteten Steuerung den Nachteil, daß die Verarbeitungszeit nicht ganz so rasch ist, auf der anderen Seite ergibt sich jedoch der Vorteil, daß die Steuerung durch eine andere Programmierung, d. h. durch eine Änderung der in dem Festspeicher gespeicherten Steuerbefehle modifiziert werden kann. Soll das Datenverarbeitungssystem beispielsweise zur Steuerung einer Magnetplatteneinheit verwendet werden, so ist die Mindestarbeitsgeschwindigkeit des die Steuerung übernehmenden Datenverarbeitungssystems durch die Arbeitsgeschwindigkeit der Magnetplatteneinheit vorgegeben.

Es sind bereits Maßnahmen vorgeschlagen worden, die Arbeitsgeschwindigkeit eines Datenverarbeitungssystems zu erhöhen. Grundsätzlich erfolgt die Abarbeitung einzelner Programmbefehle so, daß zunächst ein Befehl geholt wird, und daß dieser Befehl anschließend ausgeführt wird. Während also der Befehl geholt wird, ruht der Betrieb des den Befehl ausführenden Rechenwerks, und während der Befehl ausgeführt wird, ist der den Befehl speichernde Speicher nicht in Betrieb. Um die einzelnen Baugruppen des Datenverarbeitungssystems besser auszunutzen, wurde das sogenannte »pipelining« vorgeschlagen.

Aus »Elektronische Rechenanlagen«, 1975, Heft 2, Seiten 80 bis 83 ist ein Datenverarbeitungssystem der eingangs genannten Art entnehmbar, bei dem mit dem Holen eines Befehls nicht so lange gewartet wird, bis der vorausgehende Befehl ausgeführt ist, sondern stattdessen aufeinanderfolgende Befehle direkt nacheinander geholt werden, wobei während der Zeit, in der ein bestimmter Befehl geholt wird, der davor geholte Befehl ausgeführt wird. Bei dem bekannten System werden die jeweils geholten Befehle in einem Pufferspeicher abgelegt und dann nacheinander abgearbeitet.

Die Erfindung geht von dem Grundgedanken aus, daß bei der Unterteilung eines Maschinenzyklus in zwei Zyklusteile zur zeitlichen Überlappung der Befehlsholphase und der Befehlsausführungsphase in der Befehlsausführungsphase Zeit genug ist, nicht nur einen, sondern zwei Befehle durchzuführen. Während beispielsweise der in dem Befehlsregister stehende Befehl sich bei jedem Maschinenzyklus ändert, um jeweils verschiedene Operationen zu steuern, so kann der in dem Funktionsregister stehende Befehl z. B. ein ständig, d. h. bei jedem Maschinenzyklus durchzuführender Prüfbefehl sein.

Zwar ist es aus der oben erv/ähnten Druckschrift (insbesondere aus Bild 4 auf Seite 82 dieser Druckschrift) bekannt, mittels eines mehrere sogenannte Pipeline-Arithmetikwerke aufweisenden Rechners eine Vielzahl von Befehlen zeitlich zu überlappen, jedoch konnte dem Stand der Technik kein Hinweis darauf entnommen werden, durch den Inhalt zweier verschiedener Register abwechselnd beispielsweise die Operation eines einzigen Rechenwerks festzulegen.

Der Erfindung liegt die Aufgabe zugrunde, ein Daten-Verarbeitungssystem der eingangs genannten Gattung derart weiterzubilden, daß die Arbeitsgeschwindigkeit des Systems erhöht wird.

Diese Aufgabe wird erfindungsgemäß durch die im

kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst. Weitere Ausgestaltungen des Datenverarbeitungssystems sind in den Unteransprüchen gekennzeichnet.

In einem Datenverarbeitungssystem, insbesondere bei der Übertragung von Daten beispielsweise zwischen der zentralen Verarbeitungseinheit und einem Eingabe/ Ausgabe-Gerät, werden in der Regel Fehlerprüfungen vorgenommen, um beispielsweise die Ausgabe falscher Daten zu unterbinden. Derartige, wiederholt durchzuführende Befehle werden in dem Funktionsregister gespeichert und können dort für mehrere Maschinenzyklen erhalten bleiben, so daß die Gesamtgeschwindigkeit des Datenverarbeitungssystems relativ hoch ist.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild eines Ausführungsbeispiels eines erfindungsgemäßen Datenverarbeitungssystems,

F i g. 2 eine Registerdatei und die Anordnung der in dieser Datei adressierten Register, wobei die Registerdatei als Adressenanodnung dargestellt ist, aber tatsächlich die jeweiligen Register an unterschiedlichen Stellen angeordnet sind,

Fig.3 ein Impulsdiagramm der Zeitsteuerimpulse, die von dem in Fig. 1 gezeigten Zeitsteuerimpulsgenerator erzeugt werden,

F i g. 4 das Format eines Befehlswortes, das in dem in F i g. 1 gezeigten Festspeicher (ROM) gespeichert ist,

F i g. 5 das Format des in F i g. 1 gezeigten Funktionsregisters (G- Registers),

Fig.6 ein Flußdiagramm einer Datenverarbeitungsoperation, bei der ein im gewünschten Format eingeschriebener Datenblock durch das System verarbeitet wird, und

Fig. 7A, 7B und 7C das Speicherformat einer Magnetplatte zur Erläuterung des in F i g. 6 gezeigten Flußdiagramms; Fig. 7A zeigt speziell die Zusammensetzung einer einzelnen Bit-Zelle, F i g. 7B zeigt die Zusammensetzung einer vorauslaufenden Marke, und F i g. 7C zeigt die Zusammensetzung des auf die Magnetplatte geschriebenen Datenblocks.

Fig. 1 ist ein Blockschaltbild zur Darstellung eines Datenverarbeitungssystems entsprechend einer erfindungsgemäßen Ausführungsform.

Gemäß F i g. 1 umfaßt ein erfindungsgemäßes Datenverarbeitungssystem ein Ein/Ausgabe-Tor (E/A-TOR) 11 zum Empfang eines Befehls und einer Information von einer nicht gezeigten zentralen Verarbeitungseinheit (CPU), oder eines Übertragungsdatums, das zu und von einer Ausgabe-Vorrichtung zu übertragen ist, einen Speicher mit wahlfreiem Zugriff (RAM) 12 zum Speichern eines Datenwertes vom E/A-TOR 11 oder des Ergebnisses einer arithmetischen oder logischen Operation, ferner ein Rechenwerk 14 zur arithmetischen oder logischen Berechnungsverarbeitung der Information aus dem RAM, einen Festwertspeicher (ROM) 13, in dem Programmbefehle (oder Befehlswörter) zur Regelung der Ausführung der Operation ds Datenverarbeitungssystems gespeichert sind, ein Funktionsregister 15, in dem eine aus dem ROM 13 ausgelesene Befehlsinformation gespeichert ist, um die Adresse des RAM 12 und die Operationsfunktion des Rechenwerks 14 entsprechend der gespeicherten Information zu bestimmen, und eine Gruppe von Flipflops 16 zum Festhalten der seriellen Ein-/Ausgabe-Information des Rechenwerks 14 oder zum Bestimmen der Bedingungen, unter denen das Datenverarbeitungssystem arbeitet. Die erwähnten Elemente sind miteinander durch eine aus 8 Bits zusammengesetzte interne Sammelleitung 17 verbunden. Die Datenübertragung zwischen dem E/A-TOR 11 und dem Speicher mit beliebigem Zugriff (RAM) 12 wird über diese Sammelleitung 17 vorgenommen.
s Die Datenverarbeitungsvorrichtung wird nun an Hand der Fig. 1 in weiterer Ausführlichkeit beschrieben. Beim Speicher 12 handelt es sich um eine Registeranordnung, die aus Lese/Schreib-Speicherzellen in Matrixaufbau zusammengesetzt ist und 16 Register enthält,

ίο die je 8 Bits aufweisen. Der Inhalt von zwei (X- und F-Seite) dieser Register wird ausgelesen entsprechend einer aus dem ROM 13 ausgelesenen Befehlsinformation oder dem Inhalt des Funktionsregisters 15, und er wird durch das Rechenwerk 14 verarbeitet. Dem 16-Reis gister-Speicher RAM 12 sind die Adressen von X(O) bis X (7) zugeteilt, wie in der Adressentabelle der in F i g. 2 dargestellten Registerdatei gezeigt ist. Der RAM 12 speichert einen Übergabedatenwert oder das Resultat der Rechenoperation.

Das Rechenwerk 14 ist eine funktionell verknüpfte Schaltung zur Ausführung verschiedener Arten arithmetischer oder logischer Operationen, die zur Datenverarbeitung erforderlich sind. Ferner sind im ROM 13 verschiedene Befehle wie z.B. der in Fig.4 gezeigte Mikrobefehl, gespeichert, und im Befehlsregister 18 ist für jeden Maschinenzyklus der aus dem ROM 13 ausgelesene Befehl gespeichert, der sich unter der Adresse befindet, die durch eine Unterseitenadresse (Nl) und eine Oberseitenadresse (NU) bestimmt ist. Der im Befehlsregister 18 gespeicherte Befehl steuert die Adressenauswahl des RAM 12, die Operationsfunktion des Rechenwerks 14, den Zustand ausgewählter Flipflops aus der Gruppe der Flipflops 16, die Adressenauswahl des ROM 13 (Adresse des nächsten Befehls im ROM 13) usw.

Das E/A-TOR 11 umfaßt ein //-Register 19, ein M-Register 20, ein X-Seiten-Pufferregister (BFCX)U, ein r-Seiten-Pufferregister (BFCY)22 und ein Pufferregister (BFD)TZ. Im //-Register 19 ist Information gespeichert, die den Zustand des Datenverarbeitungssystems über eine aus 4-Bit-Leitungen zusammengesetzte externe Sammelleitung 25a mitteilen soll, und sind Steuerbits gespeichert zum Steuern eines Eingabe/Ausgabe-Mediums (beispielsweise einer Magnetplatte oder eines Magnetbandes). Das //-Register steuert im Fall beispielsweise einer Magnetplattensteuerung die relative Position zwischen der Platte und einem Magnetkopf (Arm). Das //-Register 19 ist den Adressen X(\2\ V(13) in der Adressentabelle einer Registerdatei zugewiesen (F i g. 2).

Das M-Register 20 ist ein 4-Bit-Register zum Speichern der Befehlsinformation, die dem Datenverarbeitungssystem von der CPU über die externe Sammelleitung 25a zugeführt wird und die auf eine Verzweigungs- oder Sprungsteuerschaltung gegeben wird, wie nachstehend beschrieben ist. Beim BFCX-Register 21 und beim ßFCV-Register 22 handelt es sich je um ein Register, in dem Steuerinformation gespeichert ist, die dem Datenverarbeitungssystem von der CPU über eine aus 8-Bit-Leitungen zusammengesetzte externe Sammelleitung 25,6 zugeführt wird, beispielsweise um eine Sektoradresse oder eine Spuradresse im Fall einer Magnetplattensteuerung. Das BFCX-Reg\- ster 21 ist den Adressen A"(10), X(Il) zugeteilt, während das ßFCr-Register 22 den Adressen V(IO), Y(U), je in der Adressentabelle der Registerdatei, zugeteilt ist. Beim ÄFD-Register 23 handelt es sich um ein Pufferregister zum Vollzug der Datenverbindung mit

der CPU. Die in diesem Pufferregister gespeicherte Information wird über die externe Sammelleitung 25b auf die CPU übertragen. Dem Register 23 sind die Adressen Y(S), V(9) in der in F i g. 2 gezeigten Adressentabelle zugeordnet.

Das Funktionsregister (G-Register) 15 bildet einen Hauptkennzeichnungsteil der Erfindung. Es handelt sich dabei um ein Register zur Bestimmung der internen Operation des Datenverarbeitungssystems während eines Teilzyklus, wie später beschrieben ist. Dem Funktionsregister 15 sind die Adressen A"(12), X(13) in der in F i g. 2 gezeigten Adressentabelle zugewiesen. Das Funktionsregister fG-Register) 15 speichert die in Fig.4 gezeigten Direkt-Daten oder das Resultat des Rechenwerks, um die Adresse des RAM 12 und die Rechenfunktion des Rechenwerks 14 zu bestimmen.

Ein A/£/-Register 26 ist ein aus 3 Bits zusammengesetztes Register. Der ROM 13 hat eine Kapazität von 256 Wörtern. Die Adressenbestimmung des ROM 13 erfordert eine aus 8 Bits zusammengesetzte Adressenbestimmungsinformation. Demzufolge ist das NU-Register 26 ein Register zur Bestimmung der 3 höchstwertigen der 8 Adressenbestimmungsinformationsbits. Dem Λ/L/Register 26 sind die Adressen Y(i4), F(15) in der in F i g. 2 gezeigten Adressentabelle der Registerdatei zugeordnet.

In der in F i g. 2 gezeigten Adressentabelle der Registerdatei befinden sich die der 8. Adresse »8« und den nachfolgenden Adressen zugeordneten Register an der Eingangsseite des Rechenwerks 14. Dieser Registerplatz ist jedoch eine Anordnung der logischen Konstruktion und die Registeranordnung in der resultierenden Schaltung ist von derjenigen der Fig.2 tatsächlich unterschiedlich, wie es Fig. 1 zeigt, so daß für die Rechenoperation unter der Adresse »8« und den nachfolgenden Adressen lediglich die Funktion von TH (X), TH(Y) verfügbar gemacht wird, wie später beschrieben ist.

Ferner wird die Befehlsinformation des M-Registers 20 des E/A-TORES 11 auf die Sprungsteuerschaltung 27 (Fig. 1) gegeben. Diese Schaltung 27 dient dazu, die Verzweigungs- oder Sprunginformation zu bestimmen und diese an das niedrigstwertige Bit der zur Bestimmung der Adresse des ROM 13 bestimmten 8-Bit-Adresse zu liefern. Die Sprungsteuerschaltung 27 selektiert und bestimmt entsprechend einem später beschriebenen SQ-FeId lediglich eine der 16 in Tabelle 4 gezeigten Positionen der Sprunginformation, die vom M-Register 20, den Flipflops 16 usw. kommen. Ein solcher 16-aus-l-Selektor kann unter Verwendung einer gewöhnlichen Methode leicht hergestellt werden.

Die erwähnte Gruppe der Flipflops 16 setzt sich zusammen aus Flipflops (C, N, Z, T, /o, /i, Wo, Ws), die zum Umsetzen oder Verschieben des Ausgangssignals des Rechenwerks 14 von parallelen Daten in serielle Daten dienen oder zum vorübergehenden Festhalten eines seriellen Eingangsdatenwertes, wie es zuvor erwähnt worden ist. Die Funktion dieser Flipflops wird deutlich aus der folgenden Erläuterung des Befehlsformats. Im Fall beispielsweise einer Magnetplattensteuerung empfängt die Flipflopgruppe 16 die seriellen Eingangsdaten von der Magnetplatte über eine Ein-Bit-Eingangsleitung 28, und sie überträgt über eine Ein-Bit-Ausgangsleitung 29 serielle Ausgangsdaten zur Magnetplatte. Bei dieser Ausführungsform ist das Datenverarbeitungssystem auf einem einzigen LSI-Chip gebildet.

Das Datenverarbeitungssystem umfaßt ferner einen Zeitsteuerungsimpulsgenerator 30, der beispielsweise einen Basistaktimpuls Φ von der CPU empfängt und Zeitsteuerungsimpulse Φ* Φ/, Φ taund ein Diskriminatorsignal RC mit zwei während eines Maschinenzyklus erscheinenden Teilzyklen erzeugt. Die Zeitsteuerung, mit welcher die Taktimpulse Φ* Φλ Φ/a und das Diskriminatorsignal RC erzeugt werden, ist durch den im D-Register 18 gespeicherten Befehl bestimmt. Der Taktimpuls Φ,τνίΓα auch dem RAM 12 zugeführt. Wenn

ίο der Taktimpuls 0_S den Logikwert »1« aufweist, werden die Ergebnisse der arithmetischen Operation vom Rechenwerk 14 in den RAM 12 geschrieben. Wenn das im Befehlsregister gespeicherte Bit K (F i g. 3 (b)) den Logikwert »0« aufweist, nimmt der Taktimpuls Φ₅ infolge der Ansteuerung des Zeitsteuerungsimpulsgenerators 30 durch das Befehlsregister 18 während des (nachfolgend erläuterten) CO-Zyklus den Logikwert »0« an. Das führt dazu, daß die Übergabe der Ergebnisse der arithmetischen Operation vom Rechenwerk 14 an den RAM 12 gesperrt ist. Der Zeitplan der einzelnen Zeitsteuerungsimpulse des Zeitsteuerungsimpulsgenerators ist in F i g. 3 gezeigt. Im Datenverarbeitungssystem wird die Datenverarbeitungsoperation durch die Wirkung der Zeitsteuerungsimpulse ausgeführt. Wenn der Basistaktimpuls Φ dem Zeitsteuerungsimpulsgenerator 30 zugeführt wird, bewirkt nämlich gemäß Fig.3(a) dessen Abfall die Erzeugung der Zeitsteuerungsimpulse Φ* Φ/. Mit der Erzeugungszeitsteuerung des Impulses Φί (F i g. 3(b)) wird das vom Rechenwerk 14 über die interne Sammelleitung gelieferte Operationsergebnis in der erwähnten Registerreihe gespeichert, und gleichzeitig werden die Flipflops C, Wo, W» der Flipflopgruppe 16 gesetzt. Ferner setzt der in F i g. 3(c) gezeigte Zeitsteuerungsimpuls Φ/ Flipflops N, Z, Γ der Flipflopgruppe 16. Der in Fig. 3(d) gezeigte Zeitsteuerungsimpuls Φ/a bewirkt, daß das aus dem ROM 13 ausgelesene Befehlswort im £>-Register 18 gespeichert wird. Das Diskriminatorsignal RC nimmt eine Wellenform an, wie sie in Fig.3(e) gezeigt ist.

Dieses Signal RC bezeichnet die beiden während eines einzigen Maschinenzyklus erscheinenden Teilzyklen. Diese Zeitsteuerungsimpulse Φ_Ά Φι und Φυ sowie das Signal RC werden den genannten, in F i g. 1 gezeigten Registern zugeführt.

Im Fall von RC = 0 gibt das Diskriminatorsignal RC den vorangehenden der beiden Teilzyklen an. Während dieses vorangehenden Teilzyklus wird das Datenverarbeitungssystem nur durch das G-Funktionsregister 15 gesteuert. Demgemäß wird dieser Teilzyklus nachfolgend als »C0-Zyklus« bezeichnet.

Im Fall von RC = 1 zeigt das Diskriminatorsignal RC den nachlaufenden der beiden Teilzyklen eines Maschinenzyklus an. Während dieses nachlaufenden Teilzyklus wird das System nur durch das im /^Befehlsregister 18 gespeicherte Befehlswort gesteuert. Demzufolge wird dieser Teilzyklus nachfolgend als »Cl-Zyklus« bezeichnet. Wie in F i g. 3(f) gezeigt ist, zeigt ferner ein FNC(G) des Inhalts des auf der internen Sammelleitung (17) erscheinenden Signals an, daß das durch das G-Funktionsregister 15 bestimmte Operationsergebnis auf dieser Sammelleitung 17 erscheint. Das auf dieser Leitung 17 erscheinende Operaticnsergebnis wird mit der Zeitsteuerung von R~C · Φ_$ = 1 in die Registerdatei (Lese/Schreib-Speicher 12) eingegeben. Gleichermaßen zeigt ein FNC(D) des Signals der Fig.3(f), daß das Operationsergebnis, das durch das im /^-Befehlsregister 18 gespeicherte Befehlswort bestimmt ist, auf der internen Sammelleitung 17 erscheint. Dieses Opera-

tionsergebnis wird mit der Zeitsteuerung von RC ■ Φ; — 1 in die Registerdatei eingegeben.

Bei dieser Ausführungsform dient der Basistaktimpuls Φ als ein Öffnungsimpuls für die seriellen Eingangsdaten von der Magnetplatte mit der Zeitsteuerung von Φ — 1. Generell ändert sich die Länge der Zeitdauer, während welcher Φ = 1 ist, mit dem Intervall zwischen den Bits des Eingangsdatenbit. Da dies jedoch für den Gegenstand der vorliegenden Erfindung nicht von Interesse ist, unterbleibt eine entsprechende Erläuterung.

Das Format des im ROM 13 gespeicherten Befehlswortes ist in Fig.4 gezeigt. Gemäß Fig.4 setzt sich dieses Befehlswort aus 24 Bits zusammen, und es ist in 11 Felder logischer Funktion unterteilt. Nachfolgend wird die Funktion der Felder P, K, DA, L, S, SA, FNC, U, V, NL und SQder Reihe nach erläutert.

(1)/>(I Bit)

Dies ist ein Bit zur Bestimmung der Operationsart eines jeden Maschinenzyklus. Im Fall von P = 0 werden das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in die Registerdatei nur hinsichtlich geradzahliger Adressen der Registerdatei durchgeführt. Ferner werden im Fall von P — 1 gleichermaßen das Auslesen von Information aus der Registerdatei und das Einschreiben von Information in diese nur hinsichtlich ungeradzahliger Adressen der Registerdatei ausgeführt. Das Bit des P-Feldes wird als das niedrigstwertige Bit der Leseadresse/Schreibadresse der Registerdatei verwendet. Die Bestimmung des P-Feldes wirkt effektiv auf beide Operationen, die während des CO- und des Cl-Zyklus durchgeführt werden. Wie zuvor erwähnt, sind die der 9. Adresse »9« und den nachfolgenden Adressen der in Fig.2 gezeigten Registerdateiadressen zugeordneten Register sowohl geradzahligen als auch ungeradzahligen Adressen zugeteilt, und deshalb kann das Register sowohl unter dem Modus P = 0 als auch dem Modus P = 1 einem Zugriff ausgesetzt werden.

(2) K{\ Bit)

Dies ist ein Bit zur Bestimmung des Operationsmodus eines jeden Maschinenzyklus. Im Fall von K = 0 werden die Operationen des CO- und des Cl-Zyklus in der erwähnten Reihenfolge ausgeführt, während im Fall von ΛΓ = 1 die Operation des CO-Zyklus übergangen und nur die Operation des C 1-Zyklus ausgeführt wird.

Die Felder DA, L, S, SA, FNC und U fungieren lediglich im Zusammenhang mit dem C 1-Zyklus.

(3) DA (3 Bits), L(I Bit)

Jedes dieser Felder ist ein Feld zur Bestimmung der Adresse eines Registers der Registerdatei, um in dieser diejenigen Daten zu speichern, die während des Cl-Zyklus auf der internen Sammelleitung 17 erschienen sind. Das ZM-FeId ist dazu bestimmt, die drei höchstwertigen Bits einer Bit-Einheit (4 Bits) zur Bestimmung der Adressen 0 bis 15 anzugeben. Das L-FeId ist dazu bestimmt, entweder die X-Seite oder die K-Seite der Registerdatei zu bestimmen. Die durch die Adressenbestimmungsbits von DA und L gebildete Adresse wird nachfolgend als »Bestimmungsadresse« bezeichnet. Die Stelle dieser Registeradressen in der Registerdatei, die durch die Felder DA, L und P bestimmt sind, ist in Tabelle 1 gezeigt. Wenn es dementsprechend gemäß Tabelle 1 erwünscht ist, die Adresse beispielsweise des G-Funktionsregisters 15 zu bestimmen, muß diese Bestimmung lediglich so gemacht werden, daß DA » 110, L = 0, und P = 1 oder 0 ist.

Tabelle 1

DA	P	L = O	Z.= 1
000	0	X(O)	Y(O)
000	1	X(D	Y(D
001	0	X(D	Y (2)
001	1	X O)	YO)
010	0	X (4)	Y (4)
010	1	A'(5)	Y (5)
011	0	X (6)	Y (6)
011	1	X(D	YC)
100	0	X (8)	Y (8)
100	1	X (9)	Y (9)
101	0	A-(IO)	Y(W)
101	1	A-(Il)	Y(H)
110	0	X(M)	Y(U)
110	1	A-(13)	Y (13)
111	0	X (14)	Y (14)
111	1	X (15)	Y(IS)
		(4) SA (3 Bits)

Dies ist ein Feld zur Bestimmung der Registeradresse der Registerdatei, die zur Ausführung der arithmetischen Operation während des Cl-Zyklus verwendet wird, wobei generell zwei Register bestimmt werden (je ein Register von der X- und der V-Seite bezüglich derselben Adresse). Die durch die Adressenbestimmungsbits des 5A-Feldes gebildete Adresse wird nachfolgend als »Quellenadresse« bezeichnet. Daraus wird folgendes verständlich. Wenn es bei der arithmetischen Logikoperation erwünscht ist, eine exklusive logische Summe der Adressen X(i) und Y(j) zu erhalten, kann diese Summe nur erhalten werden, wenn / = j ist, und nicht, wenn / φ j ist. Dieses 5A-FeId wird gebildet durch die drei höchstwertigen Bits der Quellenadresse. Wenn ein Bit des F-Feldes zu diesem hinzu addiert wird, bestimmt es die Adresse der Registerdatei. Tabelle 2 zeigt die Stelle des durch die Felder SA und P bestimmten Registers. Durch einen Vergleich der Tabellen 1 und 2 sieht man, daß die durch das DA-FeId bestimmte Adresse der Registerdatei dieselbe wie die durch das 5A-FeId bestimmte Adresse der Registerdatei ist.

Tabelle 2

SA	P	A-(O)	Y(O)
000	0	A-(I)	YW
000	1	X(D	Y (2)
001	0	XO)	YO)
001	1	X (4)	YW
010	0	A'(5)	Y (5)
010	1	X (6)	Y (6)
011	0	XCI)	Yu)
011	1	A-(S)	Y(S)
100	0	X (9)-	Y (9)
100	1	A^-(IO)	r(io)
101	0	-V(Il)	Y(H)
101	1

Fortsetzuni»

SA

110
110
111
111

0
1

O
I

Y(\l) X (13) A-(13)
X(U) Y(U)
A-(15) Y(IS)

(5) FNC(A Bits)

Dies ist ein Feld zur Bestimmung der Art der während des Cl-Zyklus ausgeführten arithmetischen Logikoperation. Von den in Tabelle 3 gezeigten Funktionen (1) bis (13) wird eine Funktion durch den Informationsinhalt dieses Feldes ausgewählt. In Tabelle 3 repräsentieren B 0 bis B 7 8-Bit-Signale auf der internen Sammelleitung 17, wobei BO das höchstwertige Bit und Bl das niedrigstwertige Bit bezeichnet. Ferner repräsentieren die Größen XO bis Xl je das Ausgangssignal der X-Seite der Registerdatei. Gleichermaßen repräsentie-' ren die Größen VO bis Yl das Ausgangssignal der V-Seite der Registerdatei. Ferner bilden die Flipflops /o, /i, IVo, W₈, Cund Λ/die Flipflopgruppe 16. Speziell /ound /ι sind diejenigen Flipflops, die zum Speichern des seriellen Eingangsdatensignals von der Eingangsvorrichtung (Platte) vorgesehen sind. Der Grund, warum zwei Flipflops für diesen Zweck vorgesehen sind, ist der, daß die Einzel-Bit-Zelle des Übertragungsdatums generell aus zwei Datenbits zusammengesetzt ist; und es ist erforderlich, diese beiden Bit-Datenstücke gesondert zu speichern. Beispielsweise im Fall der Magnetplatte wird ein Frequenzmodulationseinschreibsystem verwendet, und bei diesem System setzt sich jede Bit-Zelle zusammen aus zwei Datenbits »Takt-Bit« und »Daten-Bit«. Das Einspeichern des Datenwertes in das /o-Flipflop wird mit der Zeitsteuerung Φ — 1 des Maschinenzyklus im Modus P = 1 durchgeführt, während das Einspeichern des Datenwertes in das /l-Flipflop mit der Zeitsteuerung Φ = 1 des Maschinenzyklus im Modus P — 0 ausgeführt wird.

Das TH der Positionen (1), (2) in Tabelle 3 ist eine Übergabefunktion und ist dazu bestimmt, die der Adressenbestimmung entsprechende Information der Registerdatei auf die interne Sammelleitung zu übergeben. Das SK der Position (3) ist eine Umdrehfunktion und ist dazu bestimmt, jede Bit-Position in umgekehrter

Reihenfolge neu anzuordnen. Das SFI der Positionen (4), (5) ist eine Schiebefunktion und ist dazu bestimmt, ein Hereinnehmen der in der Flipflopgruppe 16 gespeicherten Information über die Sammelleitung 17 zu bewirken. Hinsichtlich des /o-Flipflops wird diese

ίο Funktion während des Maschinenzyklus im Modus P=O durchgeführt, während hinsichtlich des /j-Flipflop diese Funktion während des Maschinenzyklus im Modus P = 1 ausgeführt wird. Dies ist in Tabelle 3 in Form von P . J₀₊ p. I_x-* Bldargestellt.

is Das SFCder Positionen (6), (7) ist eine Schiebefunktion und ist dazu bestimmt, die im C-Flipflop gespeicherte Information auf die Sammelleitung 17 zu übergeben. Das X V Y der Position (8) ist eine Operationsfunktion und ist zur Berechnung des

EXKLUSIV-ODER bestimmt. Die X#Y, X$Y der Positionen (9), (10) stellen eine Logikoperationsfunktion dar und werden dazu verwendet, zur Zeit des Datenempfangs einen zu den Übertragungsdaten hinzugefügten zyklischen Redundanzprüfcode zu prüfen

und gleichzeitig zur Zeit der Übertragung einen den Übertragungsdaten hinzuzufügenden zyklischen Redundanzprüfcode zu erzeugen. Bei den X + 1, Y- 1, X- F der Positionen (11), (12), (13) handelt es sich um eine arithmetische Additions-Subtraktions-Funktion.
In der folgenden Tabelle bedeuten:

30

35

40

Λ" und Y= die X- bzw. V-Seite der Registerdatei

B = Sammelleitung

k = (wie auch andere Indices) irgendeines der

Bits eines Registers oder einer Sammelleitung
z. B. bedeutet Xka&s Bit k des Registers X

-»· = Informationsübertragung

P = FeIdP

P = Invertiertes Feld P

® = EXCLUSIVE-ODER-Funktion

/, W, N = Flipflops der F i g. 1

+ = positives Vorzeichen

— = negatives Vorzeichen

Tabelle 3

Bezeichnung

Funktion

(D IH(X)
(2) TH(Y) O)SK(Y)

(S)SFI(Y)

(6) SFC (X)

O)SFC(Y)

(S) XV Y

(9) (10) Xfr Y, X $ Y

X_k-B_k(k=0 bis 7) η-Aa(At=O bis 7) r₇-*-*Ä_A(*=Obis7)

P-I₀+ P-I₁-* B₁; X_k+l-B_k(k=Obis6);X_o-C

P-I₀ +P-I_x-B₁; n₊₁ - B_k(k = 0 bis 6); Y₀-* C

C- B₁; X_k+l -B_k(k = 0 bis 6); X₀-C C - B₁; y_w, - B_k (k = 0 bis 6); Y₀-C Xk® Y_k- B_k(k = 0 bis 7) (Exclusive - ODER)

[CRI-B₁;

wenn/»= 1 \(X_k+i®Y_k+i) ■ CRI+ Y_k+l ■ CRI-B_k(k= 0bis6)

(X₀®Y₀) ■ CRl+ Y₀- CRl- W_g

Forisetzime

Bezeichnung

Funktion

(9) (1O)Af # Y, X$ Y

(11) Y+ 1

(12) Y- 1

(13) X-Y

B_k(k = Obis 6)

PLUS 1 - S₀ im 7 (Arithmetische Addition)
(Y) MINUS 1 - Ä_ül)is7 (Arithmetische Subtraction)
(X) MINUS (Y) - Ä_übis7 (Arithmetische Subtraction)

(6) U (1 Bit)

Dies ist ein Bit zur Bestimmung der Operation des N-Flipflops der Flipflopgruppe 16. Im Fall von £/= 1 wird der Wert des 5b im /V-Flipflop mit der Taktimpulszeitsteuerung von Φ(*=\ gespeichert, während im Fall von U~0 der im TV-Flipflop gespeicherte Dateninhalt keiner Änderung unterzogen wird und der vorausgehende Dateninhalt unverändert bleibt.

(7)5(1 Bit)

Dies ist ein Bit zur Regulierung der Operation des Cl-Zyklus. Im Fall von 5=0 wird das Rechenergebnis der Rechenschaltung 14 auf die interne Sammelleitung 17 ausgegeben; die aus insgesamt 8 Bits zusammengesetzte Feldgruppe, das heißt die Felder von SA, FNC und U in den obigen Positionen (4) bis (6) führen ihre jeweiligen Funktionen aus. Im Fall von S= 1 wird das Rechenergebnis der Rechenschaltung 14 nicht auf die interne Sammelleitung 17 ausgegeben, und die Felder von SA, FNCund Uführen ihre Funktion nicht aus. Und jene Inhalte der Befehlswörter, die durch die in den Feldern SA, FNCund t/enthaltenen 8 Bits repräsentiert sind, werden als sogenannte »Direktdaten« auf die interne Sammelleitung 17 ausgegeben, wie es in Fig.4 gezeigt ist.

(8) V(I Bit)

Dies ist ein Bit zur Bestimmung der Operation desjenigen T-Flipflops der Flipflopgruppe 16, das dem seriellen Ausgangsdatenwert entspricht, der während der Cl-Zyklus auf der Serielldatenausgangsleitung 29 20

25

30

5

40

erscheint.

Wenn V= 1 ist, wird die Operation zur Eingabe oder Verschiebung des Inhalts des /V-Flipflops in das T-Flipflop durchgeführt, und zwar mit der Impulszeitsteuerung von Φ/=-= 1. Wenn V= 0 ist, wird die Operation zur Eingabe von »1« in das T-Flipflop mit der Impulszeitsteuerung von Φ/= 1 ausgeführt.

(9) M. (4 Bits)

Dies ist ein Feld zur Bestimmung einiger Bits der Adresseninformation des ROM, in dem die Befehlswörter gespeichert sind, mit denen die Verarbeitungsoperation dieses Systems während des nächsten Maschinenzyklus ausgeführt werden soll. Und so wie es steht, erscheint dieses Feld als eine Adressenbiteinheit, die sich zusammensetzt aus 4 Bits, die den 3 Bits der Adresse folgen, die durch die Information des erwähnten NU-Registers 26 bestimmt ist.

(10)S<?(4Bits)

Dies ist ein Feld zur Bestimmung des niedrigstwertigen Bits der Adresse des ROM, unter der die Befehlswörter gespeichert sind, mit denen die Operation während des nächsten Maschinenzyklus ausgeführt wird. Dieses Feld spielt die Rolle, zum niedrigstwertigen Bit einer ROM-bestimmenden Adresse ein Signal hinzuzufügen, das bewirkt, daß dieses niedrigstwertige Bit die in Tabelle 4 gezeigte Verzweigungs- oder Sprungoperation durchführt. Das heißt, aus 16 Sprunginformationsstücken in Tabelle 4 wird ein bedingtes Sprungsignal ausgewählt, das der durch die 4 Bits des SQ-Feldes angegebenen Information entspricht.

	13	4	Λ/«= 1	26 44 180	Unbedingter	(Zeichen 1)	14	Funktion
	Bezeichnung	Λ/, = 1 'Mi= 1		Sprung			0 -* Das in der Reihen
Tabelle	(1)	AZ₃= 1				folge niedrigste Bit
						des ROM 13
	N = 1		bedingter (Zeichen 2)	1 -* desgl.
(2)	Z= 1	Sprung (Zeichen 3)
(3)	TND= 1	(Zeichen 4)
(4) (5)	BSY = 1
(6)	IX = 1		M₀ - desgl.
(7)	S₀= 1	(Zeichen 5)	M\ — desgl. AZ₂ — desgl.
(8)	5,= 1		M₃ -* desgl.
(9)	S₂= 1		C -* desgl.
(10)	S₃= 1		N-* desgl.
(H)		Z-* desgl.
(12)	77VD - desgl.
(13)	BSY-* desgl.
(14)
(15)
(16)


	IX -* desgl.
	S₀ — desgl.
S_t -* desgl.
S₂ - desgl.
S₃ — desgl.

In Tabelle 4 sind Sprunginformationen (1) bis (16) und deren jeweilige Funktionen gezeigt. In Tabelle 4 zeigt ein (Zeichen 1) ein Ausgangssignal des M-Registers 20. Ein (Zeichen 2) bezeichnet ein Flipflop der Flipflopgruppe 16. Das Ein-Bit-Register wird für jeden Maschinenzyklus (Ci-Zyklus) geändert mit der Information betreffend die Frage, ob die Informationsinhalte der aus 8 Bits zusammengesetzten internen Sammelleitung 17 alle ein Logikwert »0« sind oder nicht.

• Z (wenn Φ_ί = 1).

Ein (Zeichen 3) zeigt, daß ein »Datenübertragungs-Unterbrechungs-Kennzeichnungssignal« von der CPU übertragen wird. Ein (Zeichen 4) zeigt, daß ein Flipflop jedesmal gesetzt wird, wenn die CPU einen neuen Teil der Befehlsinformation in das M-Register 20 schreibt. Ein (Zeichen 5) repräsentiert ein die Zustandsinformation eines Ein-/Ausgabe-Mediums angebenden Signals, das von einer Ein-/Ausgabe-Mediumsteuervorrichtung übertragen wird. Man beachte, daß die Art der Sprungbedingungen in Tabelle 4 nicht verschiedenartig modifiziert werden kann.

Als nächstes wird eine Erläuterung des G-Funktions-

registers 15 als ein internes Funktionsregister gegeben. Dieses Register dient zur Steuerung der Operation des Systems während des C0-Zyklus, wie es zuvor erwähnt worden ist. Die Bit-Zusammensetzung oder -Konfiguration dieses Registers 15 ist in F i g. 5 dargestellt. Die Bits 0 bis 2 des G-Funktionsregisters (G₀ bis G₂) werden zur Bestimmung sowohl der »Quellenadresse« (oder »Lieferadresse«) als auch der »Bestimmungsadresse« während des CO-Zyklus verwendet. Bei dieser Ausführungsform sollten nämlich die »Quellenadresse« und die »Bestimmungsadresse« im C0-Zyklus identisch sein. Die Bits G 3 bis G 6 sind dazu bestimmt, die arithmetische und logische Operationsfunktion während des C0-Zyklus zu bestimmen. Die Adresse entweder der X- oder der V-Seite der Registerdatei als eine Bestimmungsadresse ist durch das Bit Gl des G-Funktionsregisters bezeichnet. In Tabelle 5 ist der Registerdateiplatz sowohl der »Quellenadresse« als auch der »Bestimmungsadresse« gezeigt, die durch die G₀, Gi, G₂, Gi und das zuvor erwähnte P-Feld-Bit bezeichnet werden soll. Wie Tabelle 5 zeigt, ist die Registerstelle der Registerdatei, die der durch die 4 Bits CGo, Gi, G2 und P) bezeichneten Adresse entspricht, dieser zugeordnet gezeigt.

Tabelle	5	G,	G₂	P	Quelle	Y(fi)	Bestimmung	G₇= 1
G₀					*Yd)*	G₇ = 0	*Y(O)*
	0	0	0	A-(O),	Y (2)	A-(O)	Y(D
0	0	0	1	A-(I),	y(3)	A-(I)	Y(D
0	0	1	0	X (2),	*Y (4)*	X (2)	*YQ)*
0	0	1	1	X (3),	*Y (5)*	X (3)	YiA)
0	1	0	0	X (4),	*Y (6)*	X (4)	*Y(S)*
0	1	0	1	A-(S),		*X (S)*	*Y(6)*
0	1	1	0	X (6),	X (6)
0

Fortsetzung

G₂

Quelle

Bestimmung

G₁ = 0 G₁= \

0	1	1	1
1	0	0	0
1	0	0	1
1	0	1	0
1	0	1	1
1	1	0	0
1	1	0	1
1	1	1	0
1	1	1	1

X(I),	Y(I)	X (7)	Y(D
X (8),	Y (8)	X (8)	YW
X (9),	Y(9)	A-(9)	Y(9)
A-(IO),	K(IO)	A-(IO)	Y(W)
A(Il),	Y(U)	A-(Il)	Y(U)
X(U),	Y(12)	AT(12)	Y(U)
A-(13),	r(13)	A" (13)	Y(U)
X(U),	Y (14)	ΑΌ4)	Y(U)
X (15),	^ (15)	A-(IS)	Y(IS)

Aus der vorausgehenden Beschreibung wird folgendes klar.

(a) Die »Quellenadresse« der Registerdatei ist während des CO-Zyklus durch die Bits Go, G\ und Gi des G-Funktionsregisters 15 und das P-FeId (Bit) und während des Cl-Zyklus durch das in Fig.4 gezeigte SA- und P-FeId bestimmt.

Die »Quellenadresse«, die der Registerdatei gemäß F i g. 2 zugeführt wird, wird durch eine generelle Formel repräsentiert, wobei das vorausgehende in Betracht gezogen ist. Es sei nun angenommen, daß das »Quellenadressen«-Auswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, unter Betrachtung der Schaltung des Systems, wieder in der Biteinheit von der höchstwertigen zur niedrigstwertigen Ziffer durch SRC₀, SRQ, SRC₂ und SRC₃ repräsentiert ist. Dann werden diese durch die folgende Formel ausgedrückt.

Qucllenadrcssenauswahlsignal:

SKC₀ = RC ■ G₀ + RC ■ SA₀ SRC₁ = KC G₁ + RC SA₁ SRC₂ = KC-G₂ + RC SA₂ SRC₃ = P

In Formel (1) repräsentiert RC ein Signal zur Unterscheidung zwischen den Teilzyklen Ca und Ci, und die SA₀ bis SA2 repräsentieren das S/t-Feld in der Biteinheit von der höchstwertigen bis zur niedrigstwertigen Ziffer.

(b) Die Bestimmungsadresse während des CO-Zyklus wird durch die Bits Gu Gi und G₂ des G-Funktionsregisters und das P-FeId bestimmt, und während des Cl-Zyklus durch das ZM-FeId und das P-FeId, wie es in Tabelle 1 gezeigt ist.

Es sei nun wie im Fall der Quellenadresse angenommen, daß das »Bestimmungsadressen«-Auswahlsignal, das im Hinblick auf die Schaltung des Systems aus 4 Bits zusammengesetzt ist, die der Registerdatei zugeführt werden, wieder durch DST₀, DSTi, DST₂ und DST₃ repräsentiert ist. Dann werden diese durch die folgende Formel ausgedrückt.

Bcstimmungsadressenauswahlsignal:
DST₀ = KC G₀ + RC ■ DA₀ DST₁ = RC G₁+ RC DA₁ DST₂ = KC G₂ + RC ■ DA₂ DST, = P

(c) Das X- und K-Seiten-Auswahlbit, das einen Teil der »Bestimmungsadresse« bildet, wird während des CO-Zyklus durch das Bit G 7 des G-Funktionsregisters 15 und während des Cl-Zyklus durch das L-FeId bestimmt.

Wenn nun angenommen wird, daß ähnlich dem Obigen / wieder das X- und y-Seiten-Auswahlbit repräsentiert, das der Registerdatei zugeführt wird, dann wird/folgendermaßen ausgedrückt.

Ayy-Seitenauswahlsignal:

J = RC-G₁ + RC L

(d) Die 4 Bits G₃ bis G₆ des Funktionsregisters 15 bestimmen die während des C0-Zyklus verwendete Arithmetik- und Logikoperationsfunktion, und die Art dieser Bestimmung ist vollständig die gleiche wie diejenige zur Bestimmung der Operationsfunktion durch das FNC-FeId während des Cl-Zyklus. Der 4-Bit-Code, der jeder der in Tabelle 3 gezeigten Funktionen (1) bis (3) entspricht, braucht nämlich nur in die 4 Bits Ch bis G₆ des Funktionsregisters 15 eingeschrieben zu werden.

Wenn nun angenommen wird, daß das Funktionsauswahlsignal, das aus 4 Bits zusammengesetzt ist, die der Operationsschaltung zugeführt werden, wieder durch GNC₀ bis GNC3 repräsentiert wird, dann werden unter Betrachtung der logischen Schaltung GTVG bis GNC₃ ausgedrückt durch folgende logische Formel.

Funktionsauswahlsignal:

GNC₀ = R£-G_S + RC· FNC₀ GNC₁ = RC-G₄ + RC- FNC₁ GNC₂ = RC- G₅ + RC- FNC₂ GNC₃ = RC- G₆ + RC- FNC₃

Die unter den vorausgehenden Punkten (a) bis (d) gegebene Beschreibung ist von großer Wichtigkeit hinsichtlich der Hardware des erfindungsgemäßen Datenverarbeitungssystems. Speziell die zuvor aufgezählten logischen Formeln (1) bis (4) sind vom Standpunkt der Hardwaretechnik aus gesehen Gegenstand des erfindungsgemäßen Systems. Die für die Erfindung wichtigsten Elemente sind nämlich das Funktionsregister 15 und eine durch die Logikformeln (1) bis (4) repräsentierte Selektorschaltung.

Man beachte, daß bei dieser Ausführungsform ein einzelner Maschinenzyklus in zwei Teilzyklen unterteilt ist, daß aber der einzelne Maschinenzyklus generell in

η Teilzyklen unterteilt werden kann. In diesem Fall ist es erforderlich, das Funktionsregister (n— l)-mal vorzusehen.

Die Hardwarestruktur des erfindungsgemäßen Datenverarbeitungssystems ist im vorausgehenden ausführlich erläutert worden. Nachfolgend wird eine ausführliche Operation des Systems anhand des in F i g. 6 gezeigten Verarbeitungsflußplans gezeigt. Dieser Verarbeitungsflußplan ist ein Beispiel, bei dem eine spezifische 8-Bit-Vorausmarke und ein dieser Vorausmarke folgender Datenblock aus 128 Bytes, wobei sowohl die Vorausmarke als auch der Datenblock zuvor in eine magnetische Platte eingeschrieben worden sind, eingegeben und in einen zentralen Prozessor übertragen werden. Vor einer ausführlichen Beschreibung des Arbeitsflußablaufs der F i g. 6 werden zunächst die mit dem Verarbeitungsflußablauf verbundenen Besonderheiten erläutert. In Fig.6 werden die während eines Maschinenzyklus des Datenverarbeitungssystems verwendeten Verarbeitungsfunktionen in einem einzigen rechteckigen oder sechseckigen »Block« empfangen. Dieser »Block« weist eine drei Zeilen ((a), (b), (c) in F i g. 6) einnehmende Beschreibung von Angaben auf und der Beschreibungsinhalt jeder Zeile ist folgender.

(a) Erste Zeile: Die während des CO-Zyklus verwendete Verarbeitungsfunktionen ist in diese Zeile in Form der folgenden Gleichung (5) geschrieben:

(5) Ausnahme einer vorangehenden Marke je ein Logikwert »1« geschrieben. Fig. 7B zeigt die Zusammensetzung der vorangehenden Marke. Die vorangehende Marke setzt sich aus 8 Bitzellen zusammen. Die Taktbits weisen vom vordersten bis hintersten Bit die Logikwerte 1,0,1,0,1,0,1,0 auf. Die Datenbits weisen Logikwerte 0,1,0,1,0,1,0,1 vom vordersten bis zum hintersten Bit auf. In Fig.7C ist die Zusammensetzung eines Datenblocks gezeigt. Der Datenblock ist nämlich

ίο zwischen zwei Synchronzonen gebettet, in die je Logikwerte »0« geschrieben sind (im Synchronbereich haben die Taktbits je einen Logikwert »1«), und er setzt sich zusammen aus einer vorangehenden Marke aus einem Byte, einem Datum aus 128 Bytes und einem zyklischen Redundanzprüfcode aus 2 Bytes.

Die im Operationsflußplan der Fig.6 verwendeten Register haben je die Funktion, wie sie in der unten stehenden Tabelle 6 gezeigt sind.

20 Tabelle

Register Funktion

25

30

Dabei bedeutet tx die Funktion des Rechenwerks und β repräsentiert ein Register der Registerdatei, das sich an der Stelle befindet, die durch die Bits Go bis d und Gj des G-Funktionsregisters bestimmt ist. Man beachte: Wenn das AT-FeId des in Fig.4 gezeigten Instruktions- 35 ^(2), Y(3) worles ein Logikwert 1 ist, wenn nämlich der C0-Zyklus übersprungen ist, ist die erste Zeile (a) leer.

(b) Zweite Zeile: Es ist die während des Cl-Zyklus verwendete Verarbeitungsfunktion beschrieben. Wenn 5=0 ist, wird diese Funktion in dieser Zeile in derselben Form beschrieben, wie in der ersten Zeile (a), nämlich in Form der obigen Gleichung (5). Wenn 5— 1 ist, ist die Funktion in Form der folgenden Gleichung (6) beschrieben:

Register zum Speichern des Musters der vorangehenden Marke (Taktbit) Taktbiteingabe-Pufferregister Register zum Speichern des Musters der vorangehenden Marke (Datenbit) Datenbiteingabe-Pufferregister Register zum Speichern der Funktionsformel des den zyklischen Redundanzprüfcode erzeugenden multinominellen Ausdrucks Register für die zyklische Redundanzprüfoperation Bitzähler
Wortzähler (Bytezähler)

Y(I)

X (2), X (3) Y (4), Y (S) Y(6)

40

Dabei repräsentiert γ das in Fig.4 gezeigte Direktdatenmuster. Man beachte: Wenn das Wort »Null« in die Position β geschrieben ist, so bedeutet dies, daß kein Operationsergebnis in irgendein Register eingegeben wird. Die Adresse (beispielsweise eine durch DA₀" 1, DAi = 1, DA₂= 1 und L=O repräsentierte Adresse, die in F i g. 2 durch Schräglinien gezeigt ist) des Registers, welche die Operation des Systems gegenwärtig unwirksam macht, entspricht demjenigen numerischen Wert, der repräsentiert ist durch die Bits DA₀ bis DA₂ des D/t-Feldes und das L-Feld-Bit, das dem Wort »Null« entspricht.

(c) Dritte Zeile: Wenn der zuvor erwähnte bedingte Sprung ausgeführt wird, ist in dieser Zeile die Sprungfunktion entsprechend der in Tabelle 4 gezeigten Kennzeichnung beschrieben.

F i g. 7 betrifft ein Datenformat der Magnetplatte. F i g. 7A zeigt die Zusammensetzung einer einzigen Bitzelle, die in die magnetische Platte geschrieben ist. Die Bitzelle umfaßt ein Taktbit und ein auf das Taktbit folgendes Datenbit, und in die Taktbits ist mit Im Operationsflußplan-Beispiel der Fig.6 werden der Maschinenzyklus beim Modus P=O und der Maschinenzyklus beim Modus P=I abwechselnd ausgeführt, und ersterer Maschinenzyklus wird zur Eingabe der Taktbits verwendet, während letzterer für die Eingabe der Datenbits benutzt wird. Es sei nun angenommen, daß in die Adresse von X(2) und X(3) der Registerdatei die Funktionsformel des den zyklischen Redundanzprüfcode erzeugenden Multinominalausdrucks gespeichert ist und daß in die Adresse von X (6) ein dezimalnumerischer Wert von 128 geschrieben ist. Wenn der Multinominalausdruck X^t6 + X}² + X⁵+\ ist, dann ist in den Platz X (2) ein Wert »10001000« geschrieben, während in den Platz X (3) ein Wert von »00010001« geschrieben ist (X*⁶ repräsentiert das Bit der höchstwertigen Ziffer der Registerdatei).

Die Schritte des in Tabelle 6 gezeigten Verarbeitungsflußplans werden nun ausführlich erläutert, wobei die zur Tabelle 6 gehörigen Besonderheiten in Betracht gezogen sind.

In den Zeilen (a) und (b) der F i g. 6 sind dieselben Symbole verwendet wie in den Positionen (1) bis (13) der Tabelle 3. »Null« bedeutet, was bezüglich Zeile (b) erwähnt ist. »Z= 1« in Zeile (c) in F i g. 6 bezeichnet den bedingten Sprung, der in Position (9) in Tabelle 4 gezeigt ist. Der Pfeil in F i g. 6 bedeutet »Informationsübertragung«.

Schritt 111: Dieser ist ein Einschreibschritt, um es zu ermöglichen, während des CO-Zyklus, im Schritt 112

und in den nachfolgenden Schritten die Funktionen auszuführen, die repräsentiert sind durch die Formel

SFZ[K(O)]
SFIlY(I]]-

Y(O) (P = 0)

y(u (p = i)

(7)

Funktionsregisters 15 entsprechend der Stelle X (12) geschrieben.

In diesem Schritt wird das aus dem ROM 13 ausgelesene Befehlswort eingeschrieben in das Funktionsregister 15, das durch die Stelle X (13) (in diesem Fall S=I) repräsentiert ist. Die Formel (7) ist dazu bestimmt, die Operation des Eingehens und Speicherns des Taktbits aus der Magnetplatte in das Register der Adresse V(O und das Eingeben und Speichern des Datenbits in das Register der Adresse Y(I) durchzuführen.

Schritt 112: Im Schritt 112 bis 115 wird die Funktion der Formel (7) während des CO-Zyklus ausgeführt. Ein hexadezimaler Wert »AA« (ein Taktbitmuster der vorangehenden Marke) wird während des Cl-Zyklus aus dem ROM 12 ausgelesen und als das in Fig.4 gezeigte Direktdatenmuster in dasjenige Register eingeschrieben, welches der Adresse X(O) des Speichers 12 (S=I) entspricht.

Schritt 113: In diesem Schritt werden die Datenbits, die entsprechend der Formel (7) während des C0-Zyklus eingegeben worden sind, aus der Magnetplatte ausgelesen und über die Flipflopgruppe 16 und die interne Sammelleitung 17 in dem der Adresse Y(I) entsprechenden Register gespeichert. Während des Cl-Zyklus wird ein hexadezimaler Wert »55« (ein Datenbitmuster der vorangehenden Marke) als das unmittelbare Datenmuster in das der Adresse X(I) des Speichers 12 S= 1) entsprechende Register eingeschrieben.

Schritt 114: In diesem Schritt werden während des C0-Zyklus die Taktbits in das der Adresse Y (0) des Speichers 12 entsprechende Register gemäß der Formel (7) eingegeben. Während des Cl-Zyklus wird beurteilt, ob der in der Adresse Y (0) des Speichers 12 gespeicherte Inhalt identisch ist mit dem in der Adresse Λ"(0) gespeicherten Inhalt. Wenn dieses Beurteilungsresultat anzeigt, daß beide identisch sind, wird die Verarbeitungsoperation zum nächsten Schritt 115 vorgerückt. Sind die beiden als nicht identisch beurteilt worden, wird die Verarbeitungsoperation zurückgeführt zum vorausgehenden Schritt 113, und die Dateneingabe von der Magnetplatte wird wiederholt ausgeführt.

Schritt 115: Die Datenbus werden während des C0-Zyklus von der Magnetplatte in die Adresse Y(I des Speichers 12 entsprechend der Formel (7) eingegeben. Während des Cl-Zyklus wird beurteilt, ob der in der Adresse Y(\) gespeicherte Inhalt identisch ist mit dem in der Adresse X (1) gespeicherten Inhalt. Wenn das Beurteilungsresultat zeigt, daß beide identisch sind, bedeutet dies, daß die Existenz einer vorangehenden Marke sowohl durch das Taktbit als auch das Datenbit bestätigt worden ist, und die Verarbeitungsoperation wird zum nächsten Schritt 116 weitergerückt. Wurde beurteilt, daß der Inhalt der Adresse Y(\) mit dem Inhalt der Adresse X(I) nicht identisch ist, wird die Verarbeitungsoperation in den Operationsflußablauf P2 getragen, und der Verarbeitungsdatenwert wird in diesem als ein Formatfehler verarbeitet.

Schritt 116: In diesem Schritt wird zu dem Zweck, zu veranlassen, daß die folgenden Funktionen während des CO-Zyklus im Schritt 117 und den nachfolgenden Schritten durchgeführt werden, ein Befehlswort aus dem ROM 13 ausgelesen und in die Adresse des X(2)# Y(2)-

(P = D Y(I) (P = 0)

Die durch die Formel (8) dargestellte Funktion ist dazu bestimmt, die zyklische Redundanzprüfung durchzuführen, und, wie in Tabelle 6 gezeigt ist, sie führt die arithmetische und logische Operation eines in den Adressen X (2) und X (3) gespeicherten funktionellen Ausdrucks aus, um zu bewirken, daß der resultierende Prüfcode in den Registern der Adressen Y(2) und Y(3) gespeichert wird.

Schritt 117: In diesem Schritt wird während des CO-Zyklus eine zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird das Datenbit von der Magnetplatte in die Adresse y(l)des Speichers 12 eingegeben.

Schritt 118: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird ein anfangs eingestellter numerischer Wert »6« aus dem ROM 13 in das als Bitzähler wirkende Register entsprechend der Adresse Y(4) des Speichers 12 (S-1) eingeschrieben.

Schritt 119: In diesem Schritt wird dieselbe Operation wie im Schritt 117 durchgeführt.

Schritt 120: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird ein numerischer Wert 1 subtrahiert vom Registerinhalt der Adresse Y (4), in der der numerische Bit-Zählwert gespeichert ist, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Wenn dieses Beurteilungsresultat Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 121 weitergerückt, und wenn es nicht Null ist, wird die Verarbeitungsoperation zum Schritt 119 zurückgeführt und dieselbe Verarbeitung wird wiederholt ausgeführt.

Schritt 121: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) ausgeführt. Während des Cl-Zyklus wird gewöhnlich die Eingabe der Datenbits aus der Magnetplatte in das System bewirkt. In diesem Schritt ist jedoch die Eingabe der Byte-Einheit vervollständigt, und deshalb wird das eingegebene Resultat in das 5f£>-Register 23 an der Stelle K (9) der Registerdatei geschrieben, um in die CPU übertragen zu werden.

Schritt 122: In diesem Schritt wird während des CO-Zyklus ein numerischer Wert 1 subtrahiert vom Dateninhalt des Registers, das unter der Adresse Y(6) angeordnet ist und als ein Byte-Zähler verwendet wird, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Ist das Resultat als Null beurteilt worden, wird die Verarbeitungsoperation zum nächsten Schritt 123 weitergerückt. Ist dieses Ergebnis nicht Null, wird die Verarbeitungsoperation zum Schritt 117 zurückgeführt und dieselbe Verarbeitung wird wiederholt durchgeführt.

Schritt 123: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung durchgeführt entsprechend der Formel (8). Während des Cl-Zyklus wird der numerische Dezimal wert »15« in das als Bit-Zähler wirkende Register entsprechend der Adresse V (5) des Speichers 12 geschrieben. In diesem Schritt ist die Eingabe lediglich der in F i g. 7C gezeigten

Daten bereits beendet, und deshalb wird die im zuvor erwähnten Schritt 117 gezeigte Eingabeoperation nicht ausgeführt.

Schritt 124: In diesem Schritt wird die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. Während des Cl-Zyklus wird keine Verarbeitungsoperation ausgeführt.

Schritt 125: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) ausgeführt. Während des Cl-Zyklus wird ein numerischer Wert »1« subtrahiert von demjenigen Register der Adresse Y(S), in dem ein Bit-Zählwert gespeichert ist, und es wird beurteilt, ob das Subtraktionsresultat Null ist oder nicht. Ergibt die Beurteilung, daß das Subtraktionsresultat Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 126 weitergerückt. Wenn dieses Resultat nicht Null ist, wird die Verarbeitungsoperation zurückgeführt zum vorausgehenden Schritt 124.

Schritt 126: In diesem Schritt wird während des CO-Zyklus die zyklische Redundanzprüfung entsprechend der Formel (8) durchgeführt. In diesem Schritt wird die Verarbeitungsoperation entsprechend der Formel (8) vervollständigt. Während des Cl-Zyklus wird beurteilt, ob das Endresultat (der endgültig erzeugte Code) der zyklischen Redundanzprüfung, das in der Adresse Y (2) des Speichers 12 gespeichert ist, Null ist. Ergibt die Beurteilung, daß das Endergebnis Null ist, wird die Verarbeitungsoperation zum nächsten Schritt 127 weitergerückt. Wenn dieses Ergebnis nicht Null ist, wird der Verarbeitungsdatenwert in den Operationsfluß P₃ getragen und dort als ein irrtümlicher Übertragungsfehler behandelt. Im Fluß P₃ ist der in der Adresse X (2) gespeicherte redundanzprüfcodeerzeugende Multinominalausdruck deshalb unwirksam gemacht.

Schritt 127: In diesem Schritt wird während des CO-Zyklus nichts verarbeitet. Während des Cl-Zyklus (in diesem Fall Feld K— 1) wird beurteilt, ob das Endergebnis der zyklischen Redundanzprüfung, das unter der Adresse Y(3) des Speichers 12 gespeichert ist, Null ist. Ergibt diese Beurteilung, daß das Endergebnis Null ist, tritt die Verarbeitungsoperation in den Operationsfluß Ps ein und wird als korrekter Übertragungsdatenwert behandelt. Wenn dieses Ergebnis nicht Null ist, wird der Verarbeitungsdatenwert in den Operationsfluß P* gebracht und dort als ein fehlerhafter Übertragungsdatenwert behandelt. Die genannten Bezugsbezeichnungen P\ bis Ps haben keine spezielle Bedeutung und können einfach als eine Markierung betrachtet werden.

Gemäß Flußplan der F i g. 6 erzeugt die Verwendung der Schritte 112 bis 116 dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen eines unabhängigen Schieberegisters, und die Verwendung der Schritte 117 bis 126 erzeugt dieselbe Wirkung, wie sie erhältlich ist durch Vorsehen einer unabhängigen Schaltung zur zyklischen Redundanzprüfung.

Unter Beachtung der Tatsache, daß die von einem Datenverarbeitungssystem verlangte Funktion hauptsächlich dazu bestimmt ist, eine Datenverarbeitungsoperation wiederholt auszuführen, ist das erfindungsgemäße Datenverarbeitungssystem so aufgebaut, daß das Funktionsregister durch Ausnutzung dieser Tatsache hohe Funktionen auszuführen vermag.

Die vorausgehende AusTührungsform bezog sich zwar auf den Fall, in welchem das Datenverarbeitungssystem hauptsächlich zur Magnetplattensteuerung verwendet wurde, die Erfindung kann aber natürlich für andere Steuerungsarten verwendet werden, wie eine Magnetbandsteuerung, eine Nachrichtenanschlußsteuerung usw. Das erfindungsgemäße Datenverarbeitungs-

s system zeigt seine Wirkung vornehmlich insbesondere in dem Fall, in welchem zwei oder mehr Arten von Verarbeitungsflüssen (Hintergrund- und Vordergrundaufgabe) erforderlich sind.
Indem das Datenverarbeitungssystem mit einem

ίο Programmzähler verwendet wird, kann es ferner so ausgelegt werden, daß es die Datenverarbeitung ausführt, während die im ROM 13 gespeicherten Befehle überwacht werden. Ferner kann bei dem Datenverarbeitungssystem das A/i/-Register weggelassen werden und es kann so aufgebaut werden, daß das im /VtZ-Register gespeicherte Adressenbit zu der in der Reihenfolge an unterster Stelle stehenden Biteinheit oder der NL-Biteinheit hinzugefügt wird. Ferner kann das Datenverarbeitungssystem flexibler hinsichtlich des durch das P-FeId gesteuerten Registers sein, d. h., des Adressenregisters der Registerdatei, das irgendeine bestimmte ungeradzahlige oder geradzahlige Ordnung aufweist. Ferner kann das erfindungsgemäße Datenverarbeitungssystem so aufgebaut werden, daß eine Erhöhung des Arbeitsbereichs (Kapazität) des Speichers 12 bewirkt wird.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenverarbeitungssystem mit programmierter Steuerung, mit einer Speichervorrichtung (13) zum Speichern von je mehrere Felder enthaltenden Befehlen, mit einem Befehlsregister (18) zum Speichern je eines während jeweils eines Maschinenzyklus aus der Speichervorrichtung (13) ausgelesenen Befehls, mit einer Registergruppe (Registerdatei 12), die mittels des Befehls adressierbare Operanden in ein Rechenwerk (14) einspeist zur Verarbeitung der Operanden gemäß dem im Befehlsregister (18) gespeicherten Befehl während eines Maschinenzyklus, dadurch gekennzeichnet, daß der Registergruppe (12) wenigstens ein adressierbares Funktionsregister (15) zum Speichern eines Befehls zugeordnet ist,

daß eine für die Befehlsverarbeitung im Rechenwerk (14) während eines Maschinenzyklus diesen in wenigstens zwei Zyklusteile (CO, (Ci) unterteilende Schaltung (30) vorgesehen ist, und daß während des ersten Zyklusteils (CO) die Adressierung der Operanden und die Verarbeitung der Operanden im Rechenwerk (14) durch den im Funktionsregister (15) gespeicherten Befehl erfolgt und während des zweiten Zyklusteils (Ci) durch den im Befehlsregister (18) gespeicherten Befehl.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Registergruppe (12) und das Befehlsregister (18) über eine Sammelleitung (17) verbunden sind, und daß in Abhängigkeit davon, ob ein bestimmtes Datenfeld ("5-FeId) des im Befehlsregister (18) gespeicherter. Befehls einen speziellen Datenwert aufweist, eine über die Sammelleitung (17) ,geführte Datenübertragung zwischen dem Befehlsregister (18) und dem Funktionsregister (15) bewirkt wird.

3. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die den Maschinenzyklus in wenigstens zwei Zyklusteile (CO, Ci) unterteilende Schaltung (30) außerdem während des ersten Zyklusteils (CO) nach Maßgabe eines in dem aus der Speichervorrichtung (13) ausgelesenen Befehl enthaltenen Steuerfeldes (K) den Betrieb des Rechenwerks (14) sperrt.