DE2633401A1

DE2633401A1 - Verfahren und einrichtung zur feststellung und korrektur von phasenspruengen mit signal-qualitaets-anzeige bei der signal-uebertragung ueber informtionskanaele, insbesondere im sprachband

Info

Publication number: DE2633401A1
Application number: DE19762633401
Authority: DE
Inventors: Spaeter Genannt Werden Wird
Original assignee: Milgo Electronic Corp
Current assignee: Milgo Electronic Corp
Priority date: 1975-07-31
Filing date: 1976-07-24
Publication date: 1977-02-10
Also published as: FR2320009A1; DE2633401C2; CH616794A5; JPS5219017A; CA1088629A; SE417392B; JPS6037667B2; GB1563395A; US4052557A; SE7608527L; FR2320009B1

Description

MILGO ELECTRONIC CORPORATION, 8600 N.W. 41 st Street, Miami, Florida 33166, V.St.A.

Verfahren und

Einrichtung zur Feststellung und Korrektur von Phasen-Sprüngen mit Signal-Qualitäts-Anzeige bei der Signalübertragung über Informationskanäle, insbesondere im Sprachband

Die Erfindung beschäftigt sich mit Verbesserungen von Einrichtungen, die die Feststellung und Korrektur von Phasen-Sprüngen gestatten und insbesondere für die Verwendung einer achtwertigen Phasenmodulations-Kodierung geeignet sind, bei der die Phasenvektoren um N° relativ zueinander versetzt sind und symmetrisch um die X-, Y-Koordinatenachsen der Phasenebene angeordnet sind.

Plötzliche Phasenveränderungen treten auf Telefonkanälen im Sprachband relativ häufig auf. Diese Phasenveränderungen können durch außerphasiges Schalten des Trägersignals oder durch den Ersatz eines Breitbandgerätes mit unterschiedlicher Laufzeit hervorgerufen werden. Die Einflußnahme auf das Sprachband besteht darin, daß über alle Frequenzen hin die gleiche Phasenveränderung erzeugt wird. Derartige Phasenveränderungen werden gewöhnlich von Amplitudensprüngen während

HZ/gs

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der Erholung des Dauerzustandes in dem Sprachbandkanal begleitet. Nach der Erholung bleibt jedoch die Phasenveränderung bestehen, die über sämtliche Frequenzen erzeugt worden ist.

Die für diese Sprachbänder benutzten Modem enthalten gewöhnlich Entzerrer-Schaltungen, die solche Phasensprünge kompensieren. Für Modulationskodierungen, die in der Vector-Darstellung eine Symmetrie zu den X- und Y-Achsen in der Phasenebene besitzen, wobei die Vectoren Abstände von 45° besitzen, wird ein Phasensprung von beispielsweise 45° sich nur äußerst schwierig feststellen lassen. Ohne Feststellung und Korrektur eines derartigen Phasensprungs kann ein Entzerrer in einem Sprachband-Modem die Amplituden- und Phasenverzerrung des Sprachbandkanals nicht länger korrigieren, so daß sich Dekodierfehler einstellen. Im Ergebnis müßte der Entzerrer (=equalizer) abgeschaltet und die Leitung wie bei dem ursprünglichen Einschalten erneut abgeglichen werden.

Eine wesentliche Aufgabe der Erfindung besteht daher darin, einen wirksamen PhasensprungDetektor zu schaffen. Darüber hinaus soll ein Phasensprung auch korrigiert werden können. Ferner soll der erfindungsgemäße Phasensprung-Kompensator die Notwendigkeit eines neuen Abgleiches des Übertragungskanals jedesmal dann beseitigen, wenn ein Phasensprung auftritt. Darüber hinaus soll die Erfindung eine möglichst genaue Signalqualitäts-Anzeige ermöglichen. Schließlich soll ein Verfahren zur Feststellung des Auftretens eines Phasensprungs sowie ein Kompensationsverfahren für einen aufgetretenen Phasensprung geschaffen werden.

Zur Lösung der genannten und anderer Aufgaben sieht die Erfindung die folgenden Maßnahmen vor: Zur Erläuterung wird sich entweder auf Polar-Koordinaten oder auf Cartesische Koordinaten bezogen, wobei die letzteren der nachfolgenden Erörterung zugrundeliegen sollen. Die X- und Y-Komponenten

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eines empfangenen Symbols (Signals) werden mit den idealen X- und Y-Komponenten dieses Symbols verglichen. Die Differenz zwischen den empfangenen X- und Y-Komponenten und den idealen oder Soll-X-und Y-Komponenten ergibt eine Fehleranzeige, und zwar eine X-Abweichung und eine Y-Abweichung des empfangenen Signals. Nach Berechnung der Werte der X-Abweichung und der Y-Abweichung werden die X- und Y-Komponenten des empfangenen Signals so modifiziert, daß ein Phasensprung-Signal simmuliert wird, das um eine vorbestimmte Anzahl von Graden gedreht wurde. Die gedrehten X- und Y-Komponenten werden mit den SoIl-X- und Y-Komponenten des empfangenen Signals verglichen. Die Different zwischen den gedrehten X- und Y-Komponenten des empfangenen Signals und den SoIl-X- und Y-Komponenten ist ein gedrehtes Fehler-X-Signal und ein gedrehtes Fehler-Y-Signal des Symbols. Wenn ein Phasensprung auftrat, werden die gedrehten Fehler-X- und die gedrehten Fehler-Y-Signale kleiner sein als die X-Abweichung und die Y-Abweichung. In-dem die relativen Größen der gedrehten Fehlersignale mit den nicht gedrehten Abweichungen verglichen werden, erhält man die Möglichkeit, das Auftreten eines Phasensprunges festzustellen. Wenn die gedrehten Fehlersignale kleiner werden als die nicht gedrehten Abweichungen und dort während einer vorbestimmten Anzahl von Symbolzeiten bleiben, wird der Phasensprung durch Verwendung der gedrehten X- und gedrehten Y-Komponenten des empfangenen Signals, des gedrehten Fehler-X und gedrehten Fehler-Y-Signals kompensiert. Die X- und Y-Abweichungen bzw. die gedrehten Fehler X- und Fehler Y-Signale stellen die Signalqualität dar, und zwar ist die Signalqualität umso bessser je kleiner die Werte der gedrehten Fehler X-Signale und Fehler Y-Signale sind.

Weitere Vorteile und Anliegen der Erfindung gehen aus der nachfolgenden Beschreibung der in den Zeichnungen erläuterten Erfindung hervor, in denen gleiche Teile mit gleichen Be-

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zugszeichen versehen sind. Im einzelnen zeigen:

Fig. 1 ein Blockschaltbild einer Einrichtung zum Feststellen und zur Korrektur von Phasensprüngen mit Signalanzeige, welche mit dem im Anhang erläuterten Entzerrer besonders gut kooperieren kann;

Fig. 2 ein Blockdiagramm eines 0,707-Generators, der im Rahmen der Erfindung verwendet wird;

Fig. 3 ein Schaltungsdiagramm der Multiplizier-Addiersehaltungen gemäß der Erfindung;

Fig. 4 ein Schaltbild eines Speichers, in welchem die gedrehten Fehler X- und Fehler Y-Werte gemäß der Erfindung gespeichert werden können;

Fig. 5 eine Logikschaltung, die zur Berechnung der

Werte dient, die zur Bestimmung eines eventuell aufgetretenen 45°-Phasensprunges verwendet werden;

Fig. 6 eine Logikschaltung, mit der festgestellt werden kann, ob ein 45°-Phasensprung aufgetreten ist, und die außerdem die Signalqualität der empfangenen Vectorsymbole anzeigt.

ALLGEMEINE BESCHREIBUNG

Das in Fig. 1 dargestellte Blockdiagramm zeigt die erfindungsgemäße Schaltung in ihrem Einsatz mit einer im Anhang beschriebenen Schaltung zur Ausführung einer Binärentzerrung in Modems für die Übertragung eines phasenmodulierten Signals im Sprachband. Die X- und Y-Komponente eines empfangenen Vector-Symbols, korrigiert wie beschrieben im Anhang, werden über Leitungen 13,15 durch Wähler 19 und 17 empfangen. Der Ausgang des Wählers 17 auf Leitung 21 führt zu dem X-Normalisierer 25. Der Ausgang auf Leitung 23 aus dem Wähler 19 geht zum Y-Normalisierer 27.

Die Normalisierschaltung 25,27 für die X- und Y-Komponenten wird im Anhang . . ... im einzelnen beschrieben. Der Ausgang jeder Normalisierschaltung ist ein Kennzeichen für die Größe und das Vorzeichen der zugehörigen Komponente. Somit besitzt der Normalisierer 25 ein Vorzeichen-Signal auf Leitung 29 und ein Größensignal auf Lei-

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tung 31 für jede empfangene X-Komponente. Der Normalisierer 27 besitzt ein Vorzeichensignal auf Leitung 33 und ein Größensignal auf Leitung 35 für jede empfangene Y-Komponente.

Die Vorzeichen- und Größen-Signale aus beiden Normalisiererα werden einer Multiplizier-Addier-Schaltung 36 zugeführt, bezüglich deren Wirkungsweise es hier genügt festzustellen, daß sie von der gleichen Art sein kann, wie sie als Multiplizier -Addier-Schaltung in der - beigefügten Beschreibung beschrieben ist. Die Multiplizier-Addier-Schaltung 36 multipliziert die Differenz zwischen den X- und Y-Größen Signalen mit der Konstanten 0,707 und die Summe der X- und Y-Größen-Signale mit der Konstanten 0,707, so daß ein um 45° gedrehter X-Wert auf Leitung 39 und ein um 45° gedrehter Y-Wert auf Leitung 41 erzeugt werden. Ein 0,707-Konstanten-Generator 37 liefert einen binären 0,707-Wert auf Leitung 38 zu der Multiplizier-Addierschaltung 36. Die rotierten X- und Y-Werte werden als Eingänge den Wählern 17 bzw. 19 zugeführt.

Der Multiplizier-Addierer 36 kommt nur dann ins Spiel, nachdem die korrigierten X- und Y-Komponenten auf Leitungen 15 und 13 durch die Wähler 17 und 19 ausgewählt und den Normalisierern 25 und 27 zugeleitet wurden. Der Ausgang aus diesen Normalisierern dient zur Adressierung eines Stellen-Lese-Speichers HOM) 45 sowie eines Lese-Speichers 53 für den Idealpunkt und die Phase. Der Stellen-ROM 45 wird durch das Größensignal der X-Komponente auf Leitung 31 und das Größensignal der Y-Komponente auf Leitung 35 adressiert. Der Stellenspeicher ROM 45 erzeugt binäre Signale auf Leitung 47, 49 und 51, wie im Anhang beschrieben. Diese Information

in Verbindung mit dem Vorzeichensignal auf Leitungen 29 und 31 adressiert den ROM 53 für den idealen Punkt und die Phasi. Dieser Speicher enthält die SoIl-X- und Y-Komponenten des empfangenen Signals und erzeugt diese X-und Y-Komponenten auf Leitungen 45 und 57. Leitung 59 führt edn Soll-Phasen-Signal des Symbol-Vectors, repräsentiert durch die X- und

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Y-Komponenten auf Leitungen 55 und 57. Die gesamte Operation der Erzeugung der SoIl-X und Y-Komponenten und des Soll-Phasenwinkels bei Empfang der korrigierten X- und Y-Komponenten ist im einzelnen ausführlicher im Anhang beschrieben.

Die Soll-X-Komponente auf Leitung 55 wird einem Voll-Addierer 73 zugeführt. Der andere Eingang des Addierers 73 ist die normalisierte Größe der X-Komponente aus dem Normalisierer 25. Die Soll-X-Komponente auf Leitung 55 führt den X-Wert in seiner Zweier-Komplementform. Dadurch erzeugt die Addition im Voll-Addierer 73 ein Differenzsignal auf Leitung 77, das dem De-MuItiplexor 81 zugeführt wird. In ähnlicher Weise wird die Soll-Y-Komponente" auf Leitung 57 einem Voll-Addierer 75 in ihrer Zweier-Komplementform zugeführt, wobei der andere Eingang des Voll-Addierers 75 das Größensignal der Y-Komponente aus dem Y-Normalisierer 27 führt. Der Ausgang des Voll-Addierers 75 auf Leitung 79 ist ein Differenzsignal zwischen diesen beiden Werten. Dieses Signal wird dem Demultiplexor 83 zugeführt.

Das Wahlsignal auf Leitung 11 leitet neben den Selektoren 17 und 19 zur Auswahl der X-und Y-Komponenten auf Leitungen 15 und 13 auch die Demultiplexer 81 und 83, um die Information auf Leitungen 77 und 79 auf die Leitungen 85 und 91 weiterzuführen. Leitungen 85 und 91 sind dieEingangsleitungen zu dem β_χ Speicherregister 93 und dem e -Speicherregister 97.

Nachdem der e -Wert in dem Speicherregister 93 und der e -Wert in dem Register 97 gespeichert worden sind, bestimmt das Steuersignal auf Leitung 11 die Selektoren 17 und 19 dazu, die gedrehten Komponenten-Werte auf Leitungen 39 und 43 den Normalisierern 25 und 27 zuzuführen. Der Ausgang des X-Normalisierers 25 ist ein Vorzeichensignal auf Leitung

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29 und ein Größensignal auf Leitung 35 bezüglich der gedrehten X-Komponente. Das Vorzeichensignal auf Leitung 33 und das Größensignal auf Leitung 35 gehören zu der gedrehten Y-Komponente. Diese gedrehten X- und Y-Komponenten stehen in Beziehung zu den X- und Y-Komponenten, die früher auf Leitung 15 und 13 empfangen worden sind, welche bewirkten, daß die gedrehten X- und Y-Komponenten von dem Multiplizier-Addierer 46 erzeugt worden sind.

Diese gedrehten X- und Y-Komponenten-Werte, dienen jetzt zum Adressieren des Stellen-ROM 45 sowie des ROM 53 für den Soll-Punkt die Soll-Phase in der gleichen Weise, wie die ungedrehten X- und Y-Komponenten-Werte benutzt wurden. Die Größen der rotierten X-Komponente auf Leitung 31 und der rotierte Y-Komponente auf Leitung 35 adressieren ROM 45 und bewirken, daß Binarinformation auf Leitungen 47,49 und 51 ausgelesen wird. Diese Information zusammen mit dem Vorzeichensignal bezüglich der gedrehten X- und Y- Komponenten auf Leitungen 29 und 33 bewirken, daß der ROM 53 für die Soll-Stelle und die Soll-Phase die Soll- X und Y-Komponenten auf Leitungen 55 und 57 erzeugen. Das Wahlsignal auf Leitung 11 hindert den ROM 53 für die Soll-Phase und den Soll-Punkt daran, ein Soll-Phasensignal auf Leitung 59 jetzt zu erzeugen.

Wie im Anhang . " angegeben ist,wird

das Soll-Efchasen-Signal in dem Phasenspeicher-Register 61 gespeichert und mit dem Soll-Phasensignal aus dem vorher empfangenen Vector-Symbol durch den Voll-Addierer 65 verglichen, der ein Phasen-Differenz-Signal auf Leitung 67 erzeugt. Dieses Phasen-Differenz-Signal wird einem Grey-Code-Umsetzer 69 zugeführt. Dieser Grey-Code-Umsetzer 69 erzeugt nach Empfang eines Amplitudensignals auf Leitung 47 und des Phasendifferenz-Signals auf Leitung 67 binäre Daten auf Leitung 71. An dem Zeitpunkt, bei dem die gedrehten X- und Y-Komponenten zur

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Adressierung des Stellen-ROM 45 und des ROM 53 für die Soll-Phase und den Soll-Punkt verwendet werden, erzeugt der Grey-Code-Umsetzer 69 keine Daten.

Der Ausgang des ROM 53 für die Soll-Phase und den Soll-Punkt ist in Abhängigkeit zur Verarbeitung der gedrehten X- und Y-Komponenten eine Soll-gedrehte-X-Komponente auf Leitung 55 und eine Soll-gedrehte-Y-Komponente auf Leitung 57. Die Größe der gedrehten X-Komponente wird auf Leitung 31 vom Voll-Addierer 73 empfangen. Das Größensignal der gedrehten Y-Komponente wird auf Leitung 35 vom Voll-Addierer 45 empfangen. Voll-Addierer 73 erzeugt ein Differenz-Signal zwischen diesen beiden Werten auf Leitung 77 für die X-Komponente und erzeugt somit einen e äj-Wert. Voll-Addierer 75 erzeugt ein Differenzsignal zwischen den Y-Größen auf Leitung 55 und erzeugt damit einen e Φ-Wert. Demultiplexor 81 führt in Abhängigkeit vom Steuersignal auf Leitung 11 das e iB-Signal auf Leitung 77, dem e δ-Speicherregister 95 über Leitung 87 zu. In ähnlicher Weise gibt der Demultiplexor 83 das e S-Signal auf Leitung 79 dem e ffi-Register 99 über Eingangsleitung 89 weiter.

Der Inhalt des e -Speicherregisters 93, des e cS-Speicherregisters 95, des e -Registers 97 und des e ffi-Registers 99 werden über Leitungen 101, 103, 105 und 107 eine Selektor 109 zugeleitet, der entweder die e , e -Werte oder die e Φ, e Φ-Werte mit seinen Ausgangsleitungen 111, 112 verbindet. Die Werte auf Leitungen 111 und 112 dienen zur Berechnung der Entzerr konstanten, die die X-und Y*-Rohkomponenten korrigieren, welche das empfangene Vectorsymbol repräsentieren. Dieser Betrieb ist im einzelnen

im Anhang ' beschrieben. Ob das e , e -Signal

χ y

oder das e Φ, e Φ Signal ausgewählt werden, hängt von dem Signal auf Leitung 153 ab, das dem Wähler 109 aus dem Flip-

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Flop 151 zugeführt wird.

Die e £6- und e Φ-Werte aus den Registern 95, 99 werden nur dann gewählt, wenn bestimmt worden ist, daß ein Phasensprung auf der übertragungsstrecke aufgetreten ist. Das folgende Verfahren dient zur Bestimmung, ob ein Phasensprung aufgetreten ist. Die e , e Φ, e , e cß- Werte in den Registern 93, 95, 97 und 99 werden der Logikschaltung 113, 115, 117, 119 zugeführt. Diese. Logikschaltungen erzeugen eine absoulute Größe der Binärinformation in den Registern 93, 95, 97, 99. Die absolute Größe der e -Werte aus der Logikschaltung 112 wird über Leitung 121 einem Voll-Addierer 129 zugeführt. Leitung 123 beliefert den Voll-Addierer 129 mit dem'absoluten Betrag des e S-Signals, Leitung 125 mit dem absoluten Betrag des e -Wertes und die Leitung 127 mit dem absoluten Betrag des e ffi-Signals.

Der Voll-Addierer 129 erzeugt ein Paar Ausgangssignale, die zur Vereinfachung mit A und B bezeichnet seien, und zwar auf Leitungen 131 und 133. Das Α-Signal repräsentiert die binäre Summe der absoluten Werte von e und e . Das B-Signal stellt

χ y

die binäre Summe der absoluten Werte von e φ und e ffi dar.

χ y

Mit anderen Worten, es gilt

^A - Kc i ⁺ l^ey j

B =

ly j
|e_y«|

Die A-und B-Werte werden einer Komparatorschaltung 135 zugeführt, die ein A^ B-Signal auf Leitung 137 und ein A< B-Signal auf Leitung 139 erzeugt. Solange der B-Wert größer oder gleich dem Α-Wert ist, wird angenommen, daß kein Phasensprung aufgetreten ist. Wenn jedoch der Α-Wert größer als der B-Wert wird, dann ist das eine Anzeige dafür, daß ein Phasensprung aufgetreten ist.

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Wenn A kleiner als B ist, dann läuft das Signal auf Leitung 139 durch eine bedingte Komplement-Logik 141 auf Leitung 143 und bewirkt, daß ein Rückstellzähler 147 ein Signal auf Leitung 149 erzeugt, das dem D-FIi ρ flop 151 zugeführt wird. Das Flip-Flop 151 erzeugt ein Signal auf Leitung 153, das dem Wähler 109 zugeführt wird und bestimmt, daß der Wähler die e - und e^-Werte aus den Registern 93, 97 zur Weiterleitung auf Leitungen 111 und 112 auswählt. Das Signal auf Leitung 153 wird ebenfalls einer Signalgualitätsanzeigeschaltung 157 zugeführt, die das Α-Signal, das auf Leitung 131 aufgenommen wird, zu Leitung 159 weitergehen läßt, wobei der Α-Wert die Qualität des empfangenen Vector-Symbolsanzeigt.

Wenn das Α-Signal größer ist als das B-Signal, dann läuft das Signal auf Leitung 137 vom Komparator 135 durch die bedingte Komplement-Logik (conditional complement logic) 141, die ein Signal auf Leitung 145 erzeugt, wodurch bewirkt wird, daß der Rückstellzähler 147 das Zählen beginnt. Der Zähler 147 zählt solange wie das Signal auf Leitung 145 anzeigt, daß A größer als B ist. Nach Durchlauf von zehn Vergleichen erzeugt der Zähler 147 ein Signal auf Leitung 149, das dazu führt, daß das Flip-Flop 151 ein Signal auf Leitung 153 erzeugt. Das Signal auf Leitung 153 bestimmt den Wähler 109 dazu, die e S-, e ffi-Werte aus den Registern 95, 99 den Leitungen 111 und 112 zuzuleiten. Der Signalausgang auf Leitung 155 des Flip-Flops 151 bestimmt die Signalqualitätsanzeige-Logik 157, das B-Signal auf Leitung 133 als den der Leitung 159 zuzuführenden Wert zunehmen wobei der B-Wert die Qualität des empfangenen Vectorsymbols anzeigt.

Das Ausgangssignal des Flip-Flop 151 auf Leitung 153 wird der bedingten Komplementlogik 141 zurückgeführt, um Leitung 139 zueiner A größer als B-Leitung und 137 zu einer A kleiner als B-Leitung zu schalten, da die rotierten X-und Y-Komponenten jetzt die richtigen X- und Y-Komponenten sind, die als Bezug

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dienen, gegen welchen zukünftige Drehung geprüft werden muß.

KONSTANTEN GENERATOR

Der Konstanten-Generator 37 besteht gemäß Fig. 2 aus einem Schieberegister mit einem Acht-Bit-parallelen Eingang und seriellem Ausgang, das das Binärsignal des Dezimalbruches 0,707 speichert. Man beachte, daß diese Konstante zur Feststellung von 45°-Phasensprüngen dient. Bei Einrichtungen, die einen anderen Abstand als 45° zwischen den Phasenvektoren verwenden, müssen natürlich geeignete Konstanten gegebenenfalls anderer Art gewählt werden. Eine Taktsignalquelle auf Leitung 167 läßt die gespeicherte Binärinformation seriell auf dem Qg-Ausgang auf Leitung 39 des Registers 166 auftreten. Das Register 166 empfängt eine binäre Null an seinen 1, 3, 6 und 8-Eingängen und eine binäre Eins an seinen 2, 4, 5 und 7-Eingängen. Der Eins-Eingang wirkt als Vorzeichenbit. Der Zwei-Eingang ist das höchststellige Bit des Bruches 0,707. Der serielle Ausgang aus dem Register 166 beginnt mit dem höchstwertigen Bit zuerst in dieser Reihenfolge: 01011010. Diese Kette aus binären Einsen und binären Nullen stellt den Dezimalbruch 0,707 dar. Die binäre 0,707-Konstante wird aus dem Register 166 herausgetaktet, nachdem ein Ladebefehl auf Leitung 161 empfangen worden ist.

BERECHNUNG DER GEDREHTEN X-UND Y-KOMPONENTEN

Die Konstante auf Leitung 39 wird sowohl einerMuItipiizier-Addierschaltung 171 für eine gedrehte X-Komponente sowie einerMultiplizier-Addier-Schaltung 173 (Fig. 3) für eine gedrehte Y-Komponente zugeführt. Ein gedrehter X-Komponentenwert wird durch die MuItipliζier-Addierschaltung 171 entsprechend der Gleichung

^{X = K}1^XN " ^K2^YN
erzeugt.

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Der Wert der um 45° gedrehten Y-Komponente wird durch die Multiplizier-Addierschaltung 173 entsprechend der Gleichung

^{Y = K}1^XN ^{+ K}2^YN

erzeugt, wobei für eine Drehung von45° die Werte K₁ = cos und K₂ = sin 45° sind.

Die Multiplizier-Addierschaltung 171 zur Erzeugung der um 45° gedrehten X-Komponente auf Leitung 41 empfängt einen Multiplizier-Befehl auf Leitung 169, ein Vorzeichensignal für die Y-Komponente auf Leitung 33 sowie ein Y-Größensignal auf Leitung 35, ein Vorzeichensignal der X-Komponente auf Leitung 29 und ein X-Größensignal auf Leitung 31. Die Größen der X-und Y- Komponenten auf Leitung 31 und 35 werden in die Addier-Multiplizier-Schaltung 171 mit dem niedrigstwertigen Bit zuerst eingegeben. Die Multiplizier-Addierschaltung 173 zurErzeugung der um 45° gedrehten Y-Komponenten auf Leitung 39 empfängt ebenfalls die Größensignale der X-und Y-Komponente mit dem niedrigstwertigen Bit zuerst auf Leitungen 31 und Sie empfängt die Vorzeichensignale von X und Y auf Leitungen 29 und 33.

Die Multiplizier-Addierschaltung 171 empfängt ein Multiplizier-Befehl an den Eingängen 1 und 2. Sie empängt das Vorzeichensignal von Y am Eingang 3, das Größensignal von Y am Eingang 4 mit dem niedrigstwertigen Bit zuerst, ein 0,707-Konstanten-Signal am Eingang 5, ein Vorzeichensignal von X am Eingang 6, ein Größensignal von X am Eingang 7 und ein 0,707-Konstanten-Signal am Eingang 8. Die Multiplizier-Addierschaltung 173 empfängt einen Multiplizierbefehl an den Eingängen 1 und 2, ein Vorzeichensignal von Y am Eingang 3, ein Größensignal von Y am Eingang 4, ein 0,707-Konstantensignal am Eingang 5, ein Vorzeichensignal von X am Eingang 6, ein Größensignal von X am Eingng 7 und ein 0,707-Konstantensignal am Eingang Bei Empfang eines Multiplizier-Befehls auf Leitung 169 erzeugen

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die Multiplizier-Addier-Chips 171, 173 die Werte der um 45° gedrehten X-Komponente und der Y-Komponente auf Leitungen 41 und 39. Diese gedrehten X- und Y-Komponenten-Werte werden die Wählern 17 und 19 (Fig.1) zugeführt, von wo aus sie den Normalisierern usw. wie oben erläutert zugeführt werden.

Wenn der Voll-Addierer 73 (Fig.1) den e δ-Wert erzeugt, wird

das Größensignal auf parallele Leitungen 87 gegeben und in das e Φ-Speicherregister 95 aufgrund eines Ladebefehls auf Leitung 177 weitergereicht und es wird ein Wahlsignal auf Leitung 178 erzeugt, das den Wähler 176 (Fig.4) dazu veranlaßt, das Signal auf den Eingangsleitungen 87 an seine Ausgänge weiterzugeben. Das e δ-Register 95 ist ein Schieberegister mit parallelem Eingang und seriellem Ausgang, das die e δ-Werte seriell auf Ausgangleitung 103 erzeugt. Wenn der Voll-Addierer 75 den e δ-Wert auf Leitungen 89 erzeugt, Verbindet der Wähler 176 (Fig* 4) in Abhängigkeit vom Steuersignal auf Leitung 178 die Leitungen 89 mit seinen Ausgangsleitungen. Dieses Signal wird in das e δ-Register 99 in Abhängigkeit von einem Ladebefehl auf Leitung 179 geladen. Das e δ-Register 99 ist ein Register mit parallelem Eingang und seriellem Ausgang, das die in ihm gespeicherte binären Werte seriell auf Leitung 107 ausgibt. Zusätzlich zur Größe von e δ und e δ geben die Voll-Addierer 73 und 75 ein Vorzeichensignal für die e δ und e δ-Werte auf Leitung 181. Diese Vorzeichensignale werden in dem Vorzeichen-Speicherregister 183 für das e δ und das e δ gespeichert. Diese Vorzeichensignale von jeweils ein Bit Länge stehen auf Leitungen 185 und 187 zur Verfügung.

SIGNALQUALITÄTSANZEIGEN FÜR DAS VECTOR-SYMBOL

Um die Gleichungen

A = |e„ I+ |e I und

|e_xö3|₊ |

B = |e_xö3|₊ |e_y<B|

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zu berechnen, wobei A das Signalqualitätssymbol für ein ungedrehtes Symbol und B das Signalqualitätssymbol für das um 45° gedrehte Symbol bedeuten, müssen die e - und

Ji

e -Signale aus den Speicherregistern 93 und 95, 97 und (Fig. 1) in die absoluten Beträge repräsentierende Signale umgesetzt werden. Dies wird durch eine Annäherung einer Zweier-Komplement-Operation ausgeführt, bei der die e -

Ji.

e - und e S und e cß-Binärsignale bedingt komplementiert werden und zwar auf der Basis des Vorζeichensignals für die jeweiligen Größen-Signale. Das e -Größensignal wird vor

einem Exklusiv-ODER-Gatter 113 auf Leitung 101 zusammen mit dem Vorzeichen von e auf Leitung 191 empfangen. Der Ausgang des Exklusiv-ODER-Gatters 113 ist ein absoluter Wert von e auf Leitung 121.Das e -Signal wird von einem Exklusiv-ODER-Gatter 117 empfangen, das außerdem ein Vorzeichensignal von e auf Leitung 193 empfängt. Der Ausgang des Exklusiv-ODER-Gatters 117 ist ein Größensignal von e

auf Leitung 125. Das Exklusiv-ODER-Gatter 115 empfängt ein e ffi-Signal auf Leitung 103 und ein Vorzeichensignal

von e S-Signal auf Leitung 185 und erzeugt ein Signal, das der absoluten Größe von e cE entspricht, und zwar auf Leitung

115. In ähnlicher Weise empfängt ein Exklusiv-ODER-Gatter 119 ein e α-Signal auf Leitung 107 und ein Vorzeichensignal von e <E auf Leitung 187 und erzeugt in Abhängigkeit dazu ein Signal auf Leitung 127, das der absoluten Größe von e ffi entspricht.

Ein doppelter Voll-Addierer 129 empfängt Binär-Signale auf Leitungen 121, 125, 115, 127. In Abhängigkeit von den e und

e -Signalen auf Leitungen 121 und 125 erzeugt der Voll-Addisrer 129 eine A-Qualitätssignal auf Leitung 131, wobei das niedrigstwertige Bit zuerst kommt. In Abhängigkeit von dem e cB-

und e S-Signal auf Leitungen 115 und 127 erzeugt der Voll-Addierer 129 ein B-Qualitätssignal auf Leitung 133 mit dem

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niedrigstwertigen Bit zuerst.

Die Binär signale ^e _x/ ^e _y/ ^e _x ^{ä und e} _y ^ffi werden ebenfalls einem Selektor 109 über Leitungen 101, 105 und 103 und 107 zugeführt. Wenn das Steuersignal auf Leitung 153 anzeigt, daß ein 45° Phasensprung aufgetreten ist, spricht der Wähler 109 darauf an und trennt die Leitungen 101 und 105 von den Leitungen 111 und 112 und verbindet die Leitungen 103 und 107 mit den Leitungen 111 und 112. Die Leitungen 111 und 112 führen zur Logikschaltung, die im Anhang

beschrieben ist, und erlaubt die Berechnung der .Entzerr konstanten, die zur Korrektur der X- und Y-Komponenten der empfangenen Vector-Symbole verwendet werden.

Eine alternativ bevorzugte Ausführungsform für den Generator eines Qualitäts-Anzeigesignals ist eine Vorrichtung zum Berechnen der Gleichung

- ί I² I I ²

ι . I

B =

⁺ |^ey|

Die Vorrichtung zur Erzeugung des Quadrates für gedrehte und ungedrehte: Werte von e und e wird hier nicht im einzelnen beschrieben, weil angenommen wird, daß ein Fachmann dies sicherlich von sich aus kann.

PHASEN-SPRUNG-FESTSTELLUNG

Die in Phase befindliche Α-Abweichung und das gedrehte B-Fehlersignal werden mit dem niedrigstwertigen Bit zuerst auf Leitungen 131 und 133 von einem Exklusiv-ODER-Gatter 197 sowie einem Paar von UND-Gattern 201 und 199 (Fig.6) empfangen. Die A- und B-Signale aus dem Voll-Addierer (Fig.5) werden gleichzeitig erzeugt, so daß vergleichbare Bits von dem Exklusiv-ODER-Gatter 197 (Fig. 6) verglichen

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werden. Wenn das auf Leitung 131 empfangene Bit identisch mit dem auf Leitung 133 empfangenen Bit ist, dann wird der Ausgang des exklusiven ODER-Gatters 197 auf Leitung 196 eine binäre Null sein. Die binäre Null sperrt die UND-Gatter 199 und 201 und führt dazu, daß auf Leitungen 198 und 200 binäre Nullen stehen, die zu den JK-Eingängen des JK-Flip-Flops 203 führen. Wenn ein Taktimpuls auf Leitung von dem JK-Flip-Flop 203 empfangen wird, verändern sich die Ausgänge Q und Q des Flip-Flops nicht, und zwar wegen der binären Null-Signale auf Leitungen 198 und 200. Nimmt man jetzt an, daß das auf Leitung 131 empfangene Bit eine binäre 1 ist und daß auf Leitung 133 gleichzeitig empfangene Bit eine binäre 0 ist, dann wird der Ausgang des exklusiven ODER-Gatters 197 eine binäre 1 sein. Diese binäre 1 wird den UND-Gattern 201 und 199 zugeführt und ermöglicht, daß diese UND-Gatter vorbereitet werden. Das UND-Gatter 201 wird die binäre 1 auf Leitung 131 zur Leitung 198 weitergeben. Das UND-Gatter

199 wird die binäre 0 auf Leitung 133 auf Leitung 200 geben. Als Folge einer binären 1 auf Leitung 198 und einer binären

0 auf Leitung 200 wird bei Auftreten des nächsten Taktimpulses auf Leitung 195 das JK-Flip-Flop 203 unabhängig von denvorhergehenden Ausgängen eine binäre 1 auf Leitung 204 und einen binären Null-Ausgang auf Leitung 202 haben. Nimmt man jetzt an, daß das binäre Signal auf Leitung 131 eine binäre 0 und das gleichzeitig auf Leitung 133 stehende Signal eine binäre 1 sind, dann wird das exklusive ODER-Gatter 197 eine binäre

1 auf seinem Ausgang 196 erzeugen. Dieses binäre 1-Signal bereitet die UND-Gatter 199 und 201 vor. Als Folge leitet das UND-Gatter 201 die binäre 0 auf Leitung 131 zur Ausgangsleitung 198 weiter, während das UND-Gatter 199 eine binäre 1 auf Leitung 131 auf seine Ausgangsleitung 200 weitergibt. Eine binäre 0 auf Leitung 198 und eine binäre 1 auf Leitung

200 haben zur Folge, daß bei Auftreten des nächsten Taktsignals

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auf Leitung 195 das JK-Flip-Flop 203 unabhängig ν on seinen früheren Ausgangssignalen eine binäre 1 auf Ausgangsleitung

202 eine binäre 0 auf Ausgangslextung 204 haben wird.

Die soweit beschriebene Wechselwirkung zwischen dem exklusiven ODER-Gatter 197, den UND-Gattern 201 und 199 sowie den JK-Flip-Flops 103 tritt für sämtliche Bits der A- und B-Signale auf. Als Folge dieser Kooperation zeigen bei Empfang der höchstwertigen Bits der A-und B-Signale der Leitungen 131 und 133 die Q und Q-Ausgänge auf Leitungen 204 und 202 des Flip-Flops JK 203 an, ob das Α-Binärsignal größer ist alä das B-Binärsignal oder ob das B-Signal größer ist als das Α-Signal. Wenn daher als Folge der höchststelligen Bits der A- und B-Signale auf Leitungen 131 und 133 das JK-Flip-Flop

203 eine binäre 1 auf Q-Ausgang 202 erzeugt, dann bedeutet das, daß das B-Fehlersignal größer ist als das A-Fehlersignal. Wenn andererseits das JK-Flip-Flop 203 eine binäre 1 auf Q-Ausgang 204 erzeugt, bedeutet das, daß' das Α-Signal größer ist als das B-Signal.

Nimmt man an, daß das System gelaufen hat, ohne daß ein Phasensprung von 45° auftritt, dann wird das D-Flip-Flop 217 ein binäres Null-Signal auf Q-Ausgangsleitung 153 und binäres Eins-Signal auf Q-Ausgangsleitung 218 haben. Das binäre Eins-Signal auf Leitung 218 wird einem UND-Gatter 219 zugeführt und bereitet damit dieses UND-Gatter vor, so daß ein auf Leitung 131 empfangenes Α-Signal demODER-Gatter 221 über Leitung 224 weitergeleitet werden kann. Das binäre Null-Signal auf Leitung 153 wird dem UND-Gatter 221 zugeführt und verhindert, daß das UND-Gatter ein B-Signal weitergeben kann, das auf Leitung 133 aufgenommen worden'ist. Das ODER-Gatter 223 wird dasauf Leitung 224 aufgenommene Signal auf Leitung 225 weitergeben. Dieses Signal dient als Signalqualitäts-Anzeige für das empfangene Vector-Symbol.

Der Q-Ausgang des D-Flip-Flop 217 wird im Wähler 109 (Fig.5) als Steuersignal zur Bestimmung zugeführt, ob die e , e -

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und ob die e S-, e S-Komponenten gewählt werden sollen. Das Q-Ausgangssignal wird ebenfalls zu den Eingängen zweier Exklusiv-ODER-Gatter 205 und 207 zurückgeführt. Das Q -Signal wird dem D-Flip-Flop 217 zurückgeleitet. Wenn das Signal auf Leitung 153 eine binäre Null ist, dann haben die Exklusiv-ODER-Gatter 205 und 207 keinen Einfluß auf die binären Signale, die auf Leitungen 202 und 204 stehen, so daß sie im Effekt auf Leitungen 206, 208 weitergeleitet werden. Die Signale auf Leitung 206 und 208 sind dann dar erste Eingang für das NAND-Gatter 211 und das UND-Gatter 209. Die anderen Eingänge für das NAND-Gatter und das UND-Gatter sind ein Abtastsignal auf Leitung 213, das als eine binäre 1 nur dann vorliegt, wenn das höchstwertige Bit der A- und der B-Signale auf Leitungen 131 und 133 vorliegen .

Wenn man z. B. zur Erläuterung annimmt, daß kein Phasensprung aufgetreten ist, so daß der Q-Ausgang des Flip-Flops 217 auf Leitung 153 eine binäre Null bleibt, und der Q-Ausgang des JK-Flip-Flops 103 eine binäre Eins bleibt, dann wird der Q-Ausgang auf Leitung 204 eine binäre Null sein und anzeigen, daß das gedrehte Fehlersignal B größer ist als die ungedrehte Α-Abweichung. Als Folge ergibt sich, daß der Ausgang des Exklusiv-ODER-Gatters 2 05 auf Leitung 206 eine binäre Eins ist, während der Ausgang des Exklusiv-ODER-Gatters 107 auf Leitung 208 eine binäre Null ist. Bei Auftreten einer binären Eins auf Abtastleitung 213 ist der Ausgang des NAND-Gatters 211 auf Leitung 210 eine binäre Null, während der Ausgang des UND-Gatters 209 auf Leitung 212 eine binäre Eins ist, wodurch eine logische Null in den 1O-Bit-Binär-Zähler 115 eingespeichert wird.

Man nehme nun an, daß der Q-Ausgang des JK-Flip-Flops 203 eine binäre 1 auf Leitung 204 ist und daß der Q-Ausgang des Flip-Flops 203 eine binäre 0 auf Leitung 202 ist, was einen

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möglichen Phasensprung anzeigt. Der Q-Ausgang des D-Flip-Flops 217 auf Leitung 153 ist noch immer eine binäre 0, wodurch der Ausgang des exklusiven ODER-Gatters 207 auf Leitung 208 eine binäre 1 ist. Der Ausgang des exklusiven ODER-Gatters 205 auf Leitung 206 wird eine binäre 0 sein. Bei Auftreten des Abtastimpulses auf Leitung 213 wird der Ausgang des NAND-Gatters 211 auf Leitung 210 eine binäre 1 sein, während der Ausgang des UND-Gatters 209 auf Leitung 212 ebenfalls eine binäre 1 sein wird, wodurch eine logische Eins in den 1O-Bit-Zähler 215 geladen wird. Wenn der Q-Ausgang des JK-Flip-Flops 213 eine binäre 1 über zehn aufeinanderfolgende Abtastimpulse hin bleibt, dann wird der Bereich des 10.-Bit-Zählers 215 überschritten und eine binäre 1 erscheint auf Leitung 216. Man erinnere sich, daß der Abtastimpuls auf Leitung 213 jedesmal dann erscheint, wenn ein Vector-Symbol empfangen wird.

Das Auftreten eines binären 1-Signals auf Leitung 216 ist eine Anzeige dafür, daß die ungedrehte Abweichung größer war als das um 45° gedrehte Fehlersignal über zehn aufeinanderfolgend empfangene Vector-Symbole hin. Aus dieser Anzeige wird geschlossen, daß ein Phasensprung auftrat. Das logische 1-Symbol auf Leitung 216 wird daher den binären 1-Q-Ausgang des Flip-Flops 217 in den D-Eingang hineintakten, wodurch der Q-Ausgang des Flip-Flops von einer logischen 0 zu einer logischen 1 und der Q-Ausgang von einer logischen 1 in eine logische 0 umgewandelt werden. Als Folge dieser Zustandsveränderung wird der Selektor 109 (Fig. 5) die e (E- und e ffi-Werte auf Leitungen 111 und 112 ausgeben, und das Q-Ausgangssignal auf Leitung 153 wird das UND-Gatter 221 so vorbereiten, daß es das B-Fehlersignal zum ODER-Gatter 223 weiterleitet und dadurch das Signal-Qualtitäts-Anzeigesignal vom A- zum B-Fehlersignal verändert. Außerdem wird das binäre 1-Q-Ausgangssignal auf Leitung 153 den exklusiv ODER-Gattern 205 und zugeführt, wodurch sie jede auf Leitungen 202 und 204 empfan-

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gene Binär-Information komplementieren. Als Ergebnis dieser Komplementierung repräsentiert der Q-Ausgang des JK-Flip-Flops 203 den Zustand A kleiner B und der Q-Ausgang wird den Term A größer B darstellen. Man sieht, daß in diesem komplementierten Modus, wenn der Q-Ausgang 202 des JK-Flip-Flops 203 eine binäre 1 führt, womit angezeigt ist, daß das Α-Fehlersignal größer als das B-Fehlersignal ist, das B-Fehlersignal jetzt die Differenz für das O-Phasensprungsignal bildet, wobei der 1O-Bit-Zähler 215 mit einer logischen 1 geladen wird und zwar bei Auftreten des Abtastimpulses 213. Wenn diese Situation über 10 Bit-Zeiten hinweg bestehen bleibt, wird ein binäres 1-Signal der Ausgangsleitung 216 zugeführt, wodurch das logische O-Signal von dem Q-Ausgang des D-Flip-Flops 217 in den D-Eingang weitergetaktet wird. Dadurch wird der Q-Ausgang auf Leitung 153 eine binäre 0 werden und wieder das Α-Fehlersignal als Referenz oder O-Phasensprung-Bezugspunkt herstellen.

Mit vorstehender Beschreibung wurde ein Phasensprung-Detektor für phasen-modulierte Binärsignale beschrieben, der einen aufgetretenen Phasensprung automatisch so kompensiert, daß der gesamte Übertragungskanal nicht bei jedem aufgetretenen Phasensprung erneut abgeglichen werden muß. Außer der Feststellung und Korrektur aufgetretener Phasensprünge schafft die Erfindung eine Möglichkeit, eine äußerst genaue Signal-Qualitätsanzeige zu haben, die die Qualität des empfangenen Vector-Symbols repräsentiert.

Natürlich sind an dem beschriebenen Ausführungsbeispiel der Erfindung dem Fachmann mancherlei Änderungen geläufig, ohne daß dadurch von dem Erfindungsgedanken abgewichen wird.

Insgesamt wurde ein übertragungssystem mit phasenmoduliertem Träger im Sprachband eines Übertragungskanals beschrieben, in welchem Phasensprünge auftreten können, wobei ein Phasen-

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sprung-Detektor das Auftreten derartiger Phasensprünge anzeigt. Eine Korrigier-Einrichtung für einen Phasensprung spricht auf das Andauern eines Phasensprunges an und korrigiert ihn ohne Abschalten und erneuten Abgleich des übertragungskanals. Das Überwachen des ankommenden Signals .uf das Auftreten von Phasensprüngen ergibt eine bequeme Signalqual titätsanzeige, die die Größe des Fehlers in dem X- und Y-Komponenten jedes empfangenen Symbols (Signals) repräsentiert.

Anhang:

Auf die am gleichen Tag eingereichte Patentanmeldung, deren Seite 1 hier beigefügt ist, wird Bezug genommen.

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EISENFÜHR & SPEISER

BREMEN

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.^J/-iTLNTANWÄLTE Oipl-Ing. GUN-HtR EISENFÜHR ■ )iPL.-lNG. IUEieP K. SPEISER Dr heh. mat HORST ZINNGREBE

UNS. ZEICHEN : M 396

ANMELDER/INH: MILGO ELECTRONIC CORP.

Aktenzeichen : Neuanitieldung Datum: 19. Juli 197 6

Verfahren und Einrichtung zur Binär-Entzerrung für Modems mit phasenmoduliertem Träger aus dem Sprachband

Die Erfindung beschäftigt sich mit Verbesserungen des automatischen Abgleiche von Sprachband-Übertragungskanälen, der diese zur Verwendung zur schnellen Datenübertragung geeignet macht. Insbesondere beschäftigt sich die Erfindung mit binären Entzerr- schaltungen, die die Amplituden- und Phaseneigenschaften verschiedener Sprachband-Übertragungskanäle automatisch kompensieren, so daß die unterschiedlichen Dämpfungen und Phasenverzerrungen der verschiedenen Sprachband-Übertragungskanäle im wesentlichen wirkungslos gemacht werden können.

Eines der schwerwiegenden Probleme, denen sich die Entwicklungs-Ingenieure vom Modem-Geräten gegenübersehen, wenn mit diesen Geräten die Verwendung von Sprachband-Übertragungskanälen zur schnellen Übertragung von digitalen Daten erleichtert werden soll, besteht darin, daß die Amplituden- und Phasenverzerrungen, die jedem Sprachband-Übertragungskanal in einem Telefonie-Netzwerk eigentümlich sind, berücksichtigt werden müssen. Die Bewältigung dieses Problems wird mit zunehmender Datenübertragungsgeschwindigkeit zunehmend

HZ/gs

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Claims

26334Q1

Patentansprüche

\JVerfahren zur Beseitigung von Störungen in einem phasenmodulierten Trägersignal, welches durch ein Sprachband einer Übertragungsleitung übertragen und am Empfänger in binäre X- und Y-Komponenten umgesetzt wird, dadurch gekennzeichnet, daß eindie X-Abweichung und die Y-Abweichung repräsentierendes Signal gebildet wird, welches den Unterschied zwischen den empfangenen binären X- und binären Y-Ist -Komponenten und den binären SoIl-X- und Soll-Y-Komponenten darstellt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die binären X- und Y-Komponenten des empfangenen Signals mit den binären SoIl-X- und Soll-Y-Komponenten des empfangenen Signals verglichen werden; und daß zur Erzeugung einer Signalqualitäts-Anzeige die X-Abweichung und die Y-Abweichung kombiniert werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Feststellung von durch die übertragung erzeugten PhasenSprüngen ein gedrehtes X-Fehlersignal und ein gedrehtes Y-Fehlersignal erzeugt werden, die den Unterschied zwischen den binären X-Komponenten und binären Y-Komponenten des empfangenen Signals, das um N° gedrehtwurde, und den binären SoIl-X und binären Soll-Y-Komponente des gedrehten Symbols repräsentieren; und daß die Größe der X-Abweichung und der Y-Abweichung mit dem gedrehten X-Fehlersignal und dem gedrehten Y-Fehlersignal verglichen wird.

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4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß aus dem empfangenen Signal die binäre X-Komponente und binäre Y-Komponente abgeleitet wird und daß die binäre Soll-X-Komponente und binäre Soll-Y-Komponente des empfangenen Symbols von den empfangenen binären X- und binären Y- Ist-Komponenten subtrahier werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß mit den binären X- und binären Y-Komponenten des empfangenen Symbols ein Speicher adressiert wird, der die binären SoIl-X-und binären Soll-Y-Komponenten des empfangenen Symbols enthält.
6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die binäre X-Komponente und binäre Y-Komponente des empfangenen Symbols gebildet wird; daß die empfangene binäre X-Komponente und die binäre Y-Komponente so modifiziert werden, daß sie das um N Grade gedrehte empfangene Symbol repräsentieren; und daß die gedrehten Soll-Binär-X und Soll-Binär-Y-Komponenten von den modifizierten binären X- und binären Y-Komponenten subtrahiert werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die empfangene binäre X-Komponente, vermindert um die empfangene binäre Y-Komponente, zur Bildung der gedrehten binären X-Komponente mit 0,707 multipliziert wird; und daß die empfangene binäre X-Komponente, vermehrt um die empfangene binäre Y-Komponente, zur Bildung der gedrehten binären Y-Komponente mit 0,707 multipliziert wird.

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8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß mit den gedrehten binären X- und binären Y-Komponenten ein Speicher adressiert wird, der die gedrehten binären SoIl-X- und binären Y-Komponenten des gedrehten Symbols enthält.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Feststellung des Auftretens von übertragungs-bedingten Phasensprüngen in demübertragenen phasen-modulierten Trägersignal, das in binäre X- und binäre Y-Komponenten umgesetzt wurde, die binären X- und Y-Komponenten des empfangenen Symbols mit den binären SoIl-X und binären Soll-Y-Komponenten des Symbols verglichen werden; daß eien X-Abweichung und eine Y-Abweichung erzeugt wird, die die Differenz zwischen den binären Ist-X-Komponenten und binären Ist-Y-Komponenten und den binären Soll-X-Komponenten und binären Soll-Y-Komponenten repräsentieren; daß eine gedrehte binäre X-Komponente und eine gedrehte binäre Y-Komponente gebildet werden, die das empfangene um N⁰ gedrehte Symbol repräsentieren; daß die binäre X-Komponente und binäre Y-Komponente des gedrehten Symbols mit den binären Soll-X-Komponenten und binären Soll-Y-Komponenten des gedrehten Symbols verglichen werden; daß ein gedrehtes Fehler-X-Signal und ein gedrehtes Fehler-Y-Signal gebildet werden, die den Unterschied zwischen den gedrehten Ist-X-Komponenten und den gedrehten binären Ist-Y-Komponenten und den gedrehten binären Soll-X-Komponenten und gedrehten binären Soll-Y-*Komponenten repräsentieren; und daß die Größe der X-Abweichung und der· Y-Abweichung mit der Größe der gedrehten Fehler X-Signale und gedrehten Fehler Y-Signale verglichen werdne.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,

daß mit den binären X-Komponenten und binären Y-Komponenten des empfangenen Symbols ein Speicher adressiert wird, der

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die binären Soll-X-Komponenten und die binären Soll-Y-Komponenten des empfangenen Symbols enthält.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß von dem empfangenen Symbol die binären X- und Y-Komponenten gebildet werden; und daß die binären Soll-X-Komponente.- und binäre Soll-Y-Komponente des empfangenen Symbols von den binären Ist-X-Komponente und derbinären Ist-Y-Komponente abgezogen werden, und daß das Ergebnis gespeichert wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die binäre Ist-X-Komponente, vermindert um die binäre Ist-Y-Komponente, zur Bildung der gedrehten binären X-Komponente mit 0,707 multipliziert wird; und daß die binäre Ist-X-Komponente, vermehrt um die"binäre Ist-Y-Komponente zur Bildung der binären gedrehten Y-Komponente mit 0,707 multipliziert wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß mit der gedrehten binären X-Komponente und der gedrehten binären Y-Komponente ein Speicher adressiert wird, der die gedrehten binären Soll-X-Komponenten und die gedrehten binären SoIl-Y-Komponenten des gedrehten Symbols enthält.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die gedrehte binäre Soll-X-Komponente und die gedrehte binäre Soll-Y-Komponente des gedrehten Symbols von den gedrehten binären X-und gedrehten binären Y-Komponenten subtrahiert werden.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß zur Bildung eines zusammengesetzten nicht gedrehten Fehlersignals die X-Abweichung und die Y-Abweichung addiert werden,

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daß zur Bildung eines zusammengesetzten gedrehten Fehlersignals das gedrehte Fehler-X-Signal und gedrehte Fehler-Y-Signal addiert werden; und daß die Größe der zusammengesetzten nicht-gedrehten Fehlersignale mit der Größe der zusammengesetzten gedrehten Fehlersignale verglichen werden.
16. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß zur Bildung eines zusammengesetzten nicht gedrehten Fehlersignals die X-Abweichung und die Y-Abweichung addiert werden; daß zur Bildung eines zusammengesetzten gedrehten Fehlersignals das gedrehte Fehler-X-Signal und gedrehte Fehler-Y-Signal addiert werden; und daß die Größe des zusammengesetzten ungedrehten Fehlersignals mit der Größe des zusammengesetzten gedrehten Fehlersignals verglichen wird.
17. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß mit den binären X- und den binären Y-Komponenten des empfangenen Symbols ein Speicher adressiert wird, der die binären Soll-X-Komponenten und die binären Soll-Y-Komponenten des empfangenen Symbols enthält.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die binären Soll-X-Komponente und die binären Soll-Y-Komponente des empfangenen Symbols von der binären Ist-X-Komponente und der binären Ist-Y-Komponente subtrahiert wird.
19. Einrichtung zur Ausführung des Verfahrens nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß bei einem phasen-modulierten, im Sprachband einer übertragungsleitung übertragenen Träger die binären X- und binären Y-Komponenten gebildet werden; und daß ein Signalgeber vorgesehen ist, welcher eine X-Abweichung und eine Y-Abweichung

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erzeugt, die den Unterschied zwischen den Ist- und den Soll-Größen derbinären X-Komponenten und binären Y-Komponenten repräsentiert.
20. Einrichtung nach Anspruch 19, dadurch gekennzeichnet, daß zur Erzeugung einer Signalqualitäts-Anzeige die X-Abweichung und die Y-Abweichung in einer Verknüpfungseinheit verknüpft werden.
21. Einrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet, daß ein Speicher vorgesehen ist, der durch die binären X- und binären Y-Komponenten des empfangenen Symbols adressierbar ist und die SollGrößen der binären X- und binären Y-Komponente des empfangenen Symbols enthält.
22. Einrichtung nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, daß eine Subtrahier-Einheit vorgesehen ist, mit welcher die Soll-Werte der binären X-Komponente und der binären Y-Komponente des empfangenen Symbols von den Ist-Werten der binären X- und binären Y-Komponente subtrahiert werden.
23. Einrichtung nach einem der Ansprüche 19 bis 22, dadurch gekennzeichnet, daß zur Feststellung des Auftretens eines Phasensprunges ein weiterer Signal-Geber vorgesehen ist, der ein gedrehtes Fehler-X- und ein gedrehtes Fehler-Y-Signal erzeugt, welches den Unterschied zwischen den binären X- und binären Y-Komponenten des empfangenen, um N° gedrehten Symbols und den Sollwerten der binären X- und binären Y-Komponente des gedrehten Symbols repräsentieren; und daß eine Vergleichs-Einheit vorgesehen ist, mit welcher die Größe der X-Abweichung und der Y-Abweichung mit den gedrehten Fehler X- und gedrehten Y-Fehlersignalen verglichen werden kann.

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24. Einrichtung nach Anspruch 23, dadurch gekennzeichnet, daß eine Subtrahier-Einheit vorgesehen ist, mit der die Soll-Werte der binären X- und der binären Y-Komponente des empfangenen Signals von den Ist-Werten der binären X-und binären Y-Komponente subtrahiert werden kann.
25. Einrichtung nach Anspruch 24, dadurch gekennzeichnet, daß ein Speicher mit der binären X und der binären Y-Komponente des empfangenen Symbols adressierbar ist und die Soll-Werte der binären X- und binären Y-Komponente des empfangenen Symbols enthält.
26. Einrichtung nach einem der Ansprüche 19 bis 25, dadurch gekennzeichnet, daß die empfangenen binären X- und binären Y-Komponenten so modifiziert werden, daß sie das um N gedrehte empfangene Symbol repräsentieren; und daß die Soll-Werte der gedrehten binären X- und binären Y-Komponenten von den modifizierten binären X-und binären Y-Komponenten subtrahiert werden.
27. Einrichtung nach einem der Ansprüche 19 bis 26, dadurch gekennzeichnet, daß die empfangene binäre X-Komponente, vermindert um die empfangene binäre Y-Komponente, zur Bildung der gedrehten binären X-Komponente mit 0,707 multipliziert wird und daß die empfangene binäre X-Komponente, vermehrt um die empfangene binäre Y-Komponente, zur Bildung der gedrehten binären Y-Komponente mit 0,707 multipliziert wird.
28. Einrichtung nach einem der Ansprüche 19 bis 27, dadurch gekennzeichnet, daß 2ur Kompensation eines Phasensprungs um N° in der Übertragungsleitung ein Detektor vorgesehen ist, mit dem das Auftreten eines Phasensprungs um N° feststellbar ist und daß eine Modifizier-Einrichtung vorgesehen ist, mit der die binären X- und binären Y-Komponenten der empfangenen Symbole um N Grade modifiziert werden können.

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