DE2621921C2

DE2621921C2 - Arrangement for monitoring clock dividers

Info

Publication number: DE2621921C2
Application number: DE19762621921
Authority: DE
Inventors: Ruediger Ing.(Grad.) Bechtner; Friedrich Dr.-Ing. Kuehne
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-05-17
Filing date: 1976-05-17
Publication date: 1980-09-18
Also published as: DE2621921B1

Description

Die Erfindung bezieht sich auf eine Anordnung zurThe invention relates to an arrangement for

ίο Überwachung wenigstens zweier Teiler, von denen der erste einen gemeinsamen Haupttakt atif einen Takt niedrigster Frequenz und von denen jeder weitere den gemeinsamen Haupttakt auf einen Takt höchstens zweitniedrigster Frequenz herunterteilt.ίο Monitoring of at least two dividers, of which the first a common master clock atif a clock lowest frequency and each of which further den common master clock divided down to one clock at most second lowest frequency.

Mehrere Taktteiler sind dann zweckmäßig, wenn ein System der Digitaltechnik aus Teilsystemen besteht, weil dann zwischen diesen nur der Haupttakt und Rücksetzimpuls (Clearimpulse), die die einzelnen. Teiler in einen definierten Zustand setzen, übertragen werden müssen.Several clock dividers are useful when a digital technology system consists of sub-systems, because then between these only the main clock and reset pulse (clear pulse), which the individual. Divider put in a defined state, must be transferred.

Bei einer bekannten Anordnung wird der Takt niedrigster Frequenz eines Teilers in eine Überwachungsschaltung eingegeben.
Aufgabe der Erfindung ist es, eine Überwachungsan-Ordnung für mehrere von einem Haupttakt gespeiste Teiler zu realisieren, die auch Phasenverschiebungen zwischen den Takten verschiedener Teiler erfaßt.In a known arrangement, the lowest frequency clock of a divider is input into a monitoring circuit.
The object of the invention is to implement a monitoring arrangement for a plurality of dividers fed by a main clock which also detects phase shifts between the clocks of different dividers.

Ausgehend von einer Anordnung der einleitend geschilderten Art wird diese Aufgabe erfindungsgemäßBased on an arrangement of the type described in the introduction, this object is achieved according to the invention

ίο dadurch gelöst, daß eine Überwachungsschaltung vorgesehen ist, deren Eingang mit dem Ausgang des ersten Teilers für den Takt niedrigster Frequenz verbunden ist und an deren Ausgang ein erstes Alarmsignal auftritt, wenn die Taktfrequenz oberhalb einer Schwelle liegt oder der Takt ausfällt, und daß für jeden weiteren Teiler eine Vergleichsschaltung vorgesehen ist, deren erster Eingang mit dem Ausgang des weiteren Teilers für dessen Takt niedrigster Frequenz verbunden ist, deren zweiter Eingang mit dem Ausgang des ersten Teilers für den Takt verbunden ist, dessen Frequenz der niedrigsten Frequenz des weiteren Teilers entspricht, und an deren Ausgang ein weiteres Alarmsignal auftritt, wenn die zu vergleichenden Takte nicht in der Frequenz und der Phasenlage übereinstim-ίο solved in that a monitoring circuit is provided, the input of which is connected to the output of the first divider for the clock with the lowest frequency is connected and at the output of a first alarm signal occurs when the clock frequency is above a threshold is or the clock fails, and that a comparison circuit is provided for each further divider whose first input connects to the output of the further divider for the clock's lowest frequency is connected, whose second input is connected to the output of the first divider for the clock whose Frequency of the lowest frequency of the further divider corresponds, and at the output of a further alarm signal occurs when the clocks to be compared do not match in frequency and phase position

■is men.■ is men.

Ein besonders einfacher Aufbau entsteht, wenn für wenigstens zwei weitere Teiler mit Takten gleicher niedrigster Frequenz eine gemeinsame Vergleichsschaltung vorgesehen ist. die wenigstens einen weiterenA particularly simple structure arises if for at least two further dividers with clocks the same lowest frequency a common comparison circuit is provided. at least one more

v> Eingang aufweist. v> has input.

Eine vorteilhafte Überwachungsschaltung ergibt sich, wenn ein erstes Zeitglied vorgesehen ist, dessen Eingang mit dem Eingang der Überwachungsschaltung verbunden ist, wenn eine Torschaltung vorgesehen ist,An advantageous monitoring circuit results when a first timing element is provided, its Input is connected to the input of the monitoring circuit if a gate circuit is provided,

ss deren erster Eingang mit dem Eingang der Überwachungsschaltung und deren zweiter Eingang mit dem Ausgang des ersten Zeitgliedes verbunden ist, wenn ein zweites Zeitglied vorgesehen ist, dessen Eingang mit dem Ausgang der Torschaltung verbunden ist undss their first input with the input of the monitoring circuit and whose second input is connected to the output of the first timer when a second timing element is provided, the input of which is connected to the output of the gate circuit and

(■ο dessen Ausgang den Ausgang der Überwachungsschaltung bildet, wenn die Zeitkonstante des ersten Zeitgliedes kleiner als die Periode des Taktes niedrigster Frequenz am ersten Teiler ist und wenn die Zeitkonstante des zweiten Zeitgliedes größer als die(■ ο whose output is the output of the monitoring circuit forms when the time constant of the first timer is less than the period of the clock lowest Frequency is at the first divider and if the time constant of the second timing element is greater than that

|>N Periode des Taktes niedrigster Frequenz am ersten Teilerist.|> N period of the lowest frequency clock on the first Parter is.

Vorteilhaft ist es insbesondere, wenn die Zeitkonstante des ersten Zeitgliedes größer als die Hälfte derIt is particularly advantageous if the time constant of the first timing element is greater than half of the

Periode des Taktes niedrigster Frequenz am ersten Teiler ist oder wenn die Zeitkonstante des ersten Zeitgliedes etwa drei Viertel der Periode des Taktes niedrigster Frequenz am ersten Teiler ist.Period of the clock is the lowest frequency at the first divider or if the time constant of the first Timing element is about three quarters of the period of the clock with the lowest frequency at the first divider.

Eine vorteilhafte Vergleichsschaltung enthält eine Koinzidenzschaltung, deren Eingänge die Eingänge der Vergleichsschaltung bilden, und eine Abfrageschaltung, deren Eingang mit dem Ausgang der Koinzidenzschaltung verbunden ist, die einen Eingang für einen Abfragetakt und einen Eingang für einen Rücksetztakt aufweist und deren Ausgang den Ausgang der Vergleichsschaltung bildet.An advantageous comparison circuit contains a coincidence circuit, the inputs of which are the inputs of the Form comparison circuit, and an interrogation circuit, the input of which is connected to the output of the coincidence circuit is connected, which has an input for a query cycle and an input for a reset cycle and the output of which forms the output of the comparison circuit.

Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.The invention is explained in more detail below on the basis of exemplary embodiments.

Fig. t zeigt eine Überwachungsanordnung für Teiler unterschiedlicher Stufenzahl;Fig. T shows a monitoring arrangement for dividers with different numbers of stages;

Fig.2 zeigt eine Überwachungsanordnung mit weiteren Teilern gleicher Stufenzahl;2 shows a monitoring arrangement with further dividers with the same number of stages;

F i g. 3 zeigt eine Überwachungsschaltung;F i g. 3 shows a monitoring circuit;

Fig.4 zeigt einen Pulsplan zur Erläuterung der Überwachungsschaltung nach F i g. 3:FIG. 4 shows a pulse plan to explain the monitoring circuit according to FIG. 3:

Fig.5 zeigt ein praktisches Ausführung^eispiel einer Überwachungsschaltung;Fig. 5 shows a practical example a monitoring circuit;

F i g. 6 zeigt eine Vergleichsschaltung;F i g. 6 shows a comparison circuit;

Fig. 7 zeigt einen Pulsplan zur Erläuterung der Wirkungsweise der Vergleichsschaltung nach Fig.6, undFIG. 7 shows a pulse diagram to explain the mode of operation of the comparison circuit according to FIG. and

Fig.8 zeigt ein praktisches Ausführungsbeispiel einer Vergleichsschaltung.8 shows a practical embodiment of a comparison circuit.

Fig. 1 zeigt drei Taktteiler mit einer erfindungsgemäßen Überwachungsanordnung. Die Gesamtanordnung enthält einen Teiler 1 mit zehn Ausgängen, von denen der fünfte Ausgang mit 8, der neunte Ausgang mit 9 und der zehnte Ausgang mit 10 bezeichnet ist, einen Teiler 2 mit neun Ausgängen, von denen der neunte mit ti bezeichnet ist, einen Teiler 3 mit fünf Ausgängen, von denen der fünfte mit 12 bezeichnet ist. einen Eingang 7 für einen Haupttakt, eine Überwachungsschaltung 4 mit einem Eingang 13 und einem Ausgang 14, eine erste Vergleichsschaltung 5 mit einem ersten Eingang 16 und einem zweiten Eingang 15 sowie einem Ausgang 17 und eine zweite Vergleichsschaltung 6 mit einem ersten Eingang 19, einem zweiten Eingang 18 sowie einem Ausgang 20.Fig. 1 shows three clock dividers with one according to the invention Monitoring order. The overall arrangement includes a divider 1 with ten outputs, of which the fifth output with 8, the ninth output with 9 and the tenth output is denoted by 10, a divider 2 with nine outputs, of which the ninth with ti is denoted, a divider 3 with five outputs, of which the fifth is denoted by 12. an entrance 7 for a master clock, a monitoring circuit 4 with an input 13 and an output 14, a first Comparison circuit 5 with a first input 16 and a second input 15 and an output 17 and a second comparison circuit 6 with a first input 19, a second input 18 and one Exit 20.

Dem Teiler 1 mit der größten Stufenzahl ist die Überwachungsschaltung 4 zugeordnet, Jie den Takt am Ausgang 10 mit der niedrigsten Frequenz überwacht. Die Überwachung spricht an. wenn die Taktfrequenz oberhalb einer bestimmten Schwelle liegt oder wenn der Takt ausfällt. Der Teiler 2 wird dadurch überwacht, daß der Takt mit seiner niedrigsten Frequenz am Ausgang 11 in der Vergleichsschaltung 5 mit dem entsprechenden Takt am Ausgang 9 des Teilers 1 verglichen wird. Der zu überwachende Takt am Ausgang 11 und der Vergleichstakt am Ausgang 9 müssen in Frequenz und Phasenlage übereinstimmen. Der Teiler 3 wird dadurch überwacht, daß der Takt mit seiner niedrigsten Frequenz am Ausgang 12 in der Vergleichsschaltung 6 mit dem Takt am Ausgang 8 des Teilers 1 verglichen wird. Auch der zu überwachende Takt am Ausgang 12 muO mit dem Vergleichstäkt am Ausgang 8 in Frequenz und Phasenlage übereinstimmen. The monitoring circuit 4 is assigned to the divider 1 with the largest number of stages, Jie the clock on Output 10 monitored with the lowest frequency. The monitoring responds. when the clock frequency is above a certain threshold or if the clock fails. The divider 2 is monitored by that the clock with its lowest frequency at the output 11 in the comparison circuit 5 with the corresponding clock at the output 9 of the divider 1 is compared. The cycle to be monitored on Output 11 and the comparison clock at output 9 must match in terms of frequency and phase position. The divider 3 is monitored by the fact that the clock with its lowest frequency at the output 12 in the Comparison circuit 6 is compared with the clock at the output 8 of the divider 1. Also the one to be monitored Clock at output 12 must match the comparison clock at output 8 in terms of frequency and phase position.

F i g. 2 zeigt eine Anordnung, die sich gegenüber der nach Fig. I im dritten Teiler und in den Vergleichsschaltungen unterscheidet. Es ist ein dritter Teiler 3' mit neun Ausgängen vorgesehen, von denen der letzte mil 12' bezeichnet ist. Es ist nur eine Vergleichsschaltung 5' vorhanden, die einer, dritten Eingang 19' aufweist. Eine derartige Überwachungsanordnung ist dann realisierbar, wenn von den weiteren Teilern wenigstens zwei die gleiche Stufenzahl aufweisen,F i g. 2 shows an arrangement which differs from that according to FIG. 1 in the third divider and in the comparison circuits. There is a third divider 3 'with nine outlets are provided, the last of which is labeled mil 12 '. It's just a comparison circuit 5 ' present, which has a, third input 19 '. One Such a monitoring arrangement can be implemented if at least two of the further dividers are have the same number of stages,

s F i g. 3 zeigt detailliert eine Überwachungsschaltung 4. Diese enthält ein erstes Zeitglied 22 mit einem Eingang 23 und einem Ausgang 27, eine Torschaltung 24 mit Eingängen 25 und 26 sowie einem Ausgang 30 und ein zweites Zeitglied 28 mit einem Eingang 29 unds F i g. 3 shows in detail a monitoring circuit 4. This contains a first timing element 22 with a Input 23 and an output 27, a gate circuit 24 with inputs 25 and 26 and an output 30 and a second timing element 28 with an input 29 and

ίο einem Ausgang31.ίο an output31.

Das Zeitglied 22 weist eine Zeitkonstante rl und das Zeitglied 28 eine Zeitkonstante r2 auf. Die Zeitgiieder werden durch eine positive Taktflanke an ihrem Takteingang in den Zustand »Eins« gesetzt und fallenThe timer 22 has a time constant rl and that Timing element 28 has a time constant r2. The timing elements are activated by a positive clock edge on their Clock input is set to the "one" state and falls

is nach der Zeit rl bzw. r2 in den Zustand »Null« zurück, sofern während dieser Zeit keine weitere positive Taktflanke an ihren Takteingang gelangt ist. Es handelt sich demnach um wieder triggerbare Monoflops. Das Tor ist gesperrt, wenn das Zeitglied 22 sich in seinem Zustand »Eins« befindet.is back to the "zero" state after the time rl or r2, provided that no further positive clock edge has reached your clock input during this time. It deals therefore re-triggerable monoflops. The gate is locked when the timer 22 is in his State "one" is.

Die Zeitkonstanten erfüllen folgende Bedingungen:The time constants meet the following conditions:

ΤΪ < T .ΤΪ <T. (1)(1)

τ < t2.τ <t2. ('2)('2)

wobei r die Periode des Taktes am Ausgang 10 ist.where r is the period of the clock at output 10.

F i g. 4 zeigt die Zeitabläufe bei normalem Betrieb und bei einem Fehler im Teiler 1, bei dem sich die Frequenz verdoppelt.F i g. 4 shows the timing in normal operation and in the event of an error in the divider 1, in which the frequency doubled.

ίο Im normalen Betrieb wird das Zeitglied 22 durch jede positive Flanke des Taktes am Eingang 23 in den Zustand »Eins« gesetzt und fällt vor Ende der Taktperiode in den Zustand »Null« zurück. Das Tor 24 läßt die positiven Flanken dieses Taktes nur passieren, vs solange r > rl ist. Der Takt, der an den Eingang 29 des Zeitgliedes 28 gelangt, hält dieses dauernd im Zustand »Eins« solange r < r2ist.ίο In normal operation, the timer 22 is through each positive edge of the clock at input 23 is set to the "one" state and falls before the end of the Cycle period back to the "zero" state. Gate 24 only allows the positive edges of this clock to pass vs as long as r> rl. The clock that is sent to input 29 of the When the timer 28 arrives, it keeps it in the "one" state as long as r <r2.

Vergrößert sich die Frequenz des Taktes am Ausgang 13, so daß die Bedingung (1) verletzt wird, so bleibt das Zeitglied 22 im Zustand »Eins«, das Tor 24 ist dauernd geschlossen, und das Zeitglied 28 fällt mit der Verzögerung r2 nach der letzten positiven Flanke in den Zustand »Null«.If the frequency of the clock at output 13 increases so that condition (1) is violated, this remains the case Timer 22 in the "one" state, gate 24 is permanently closed, and timer 28 coincides with the Delay r2 after the last positive edge to the "zero" state.

Bei einem Ausfall des Taktes am Eingang 23 fällt das 4S Zeitglied r2 ebenfalls in den Zustand »Nulle zurück.If the clock at input 23 fails, the 4S timing element r2 also reverts to the »zero state.

Das Zeitglied 28 gibt am Ausgang 14 ein Alarmsignal ab, wenn es sich im Zustand »Null« befindet.The timing element 28 emits an alarm signal at output 14 when it is in the "zero" state.

Bei der Festlegung der Nennwerte der Zeitkonstanten rl und r2 sind die Bauteile-Toleranzen zu so berücksichtigen.When determining the nominal values of the time constants rl and r2, the component tolerances are closed so take into account.

Soll die Überwachung bei einer Verdopplung der Frequenz des Taktes am Ausgang 10 ansprechen, so muß rl > 0,5r gewählt werden. Vorteilhaft ist es, den Nennwert rl = 0,75 r zu wählen. In diesem Fall sind die ss größten Bauteile-Toleranzen für die zeitbestimmenden Bauteile zulässig.If the monitoring is to respond when the frequency of the clock at output 10 is doubled, so rl> 0.5r must be selected. It is advantageous to choose the nominal value rl = 0.75 r. In this case they are ss largest component tolerances permissible for the time-determining components.

F i g. 5 zeigt ein praktisch realisiertes Ausführungsbeispiel der Überwachungsschaltung 4. Das Zeitglied 22 besteht aus einem 'nverter 32, einem Low-Power-(Xi Schottky-TTL-Baustein SN 74 LS 123 mit dem Bezugszeichen 33, einem Widerstand 34 und einem Kondensator 35. Das Tor 24 ist durch NAND-Gatter 24' realisiert.F i g. 5 shows an exemplary embodiment of the monitoring circuit 4 implemented in practice. The timing element 22 consists of an 'inverter 32, a low-power (Xi Schottky TTL module SN 74 LS 123 with the reference number 33, a resistor 34 and a capacitor 35. The gate 24 is realized by NAND gate 24 '.

Das Zeitglied 28 besteht aus einem Low-Power-Schottky-TTL-Baustein SN 74 LS 123 mit dem Bezugs- <>> zeichen 36, einem Wid .rstand 37 und einem Kondensator 38. Die Zeitkonstanten sind durch die externen Widerstände 34 und 37 und die Kondensatoren 35 und 38 realisiert.The timing element 28 consists of a low-power Schottky TTL module SN 74 LS 123 with the reference <>> sign 36, a resistor 37 and a capacitor 38. The time constants are through the external resistors 34 and 37 and the capacitors 35 and 38 realized.

Die positiven Taktflanken des Taktes am Eingang 13 werden dem B-Eingang zugeführt. Der Α-Eingang liegt auf Masse, der Rücksetz-Eingang liegt an + 5 V.The positive clock edges of the clock at input 13 are fed to the B input. The Α input is located to ground, the reset input is at + 5 V.

F i g. 6 zeigt ein detailliertes Ausführungsbeispiel der Vergleichsschaltung 5' nach Fig. 2. Sie enthält eine Koinzidenzschaltung 39 mit den Eingängen 15, 16 und 19' sowie einen Ausgang 40, eine Abfrageschaltung 41 mit einem Eingang 42, einen Eingang 43 für einen Abfragetakt, einen Eingang 44 für einen Rücksetztakt und den Ausgang 17. Die Koinzidenzschaltung 39 enthält zwei Exklusiv-ODER-Gatter 45 und 46 und ein ODER-Gatter 47. Im Fall der Vergleichsschaltungen 5 und 6 mit nur jeweils zwei Eingängen besteht die Koinzidenzschaltung nur aus einem Exklusiv-ODER-Gatter. F i g. 6 shows a detailed exemplary embodiment of the comparison circuit 5 'according to FIG. 2. It contains one Coincidence circuit 39 with inputs 15, 16 and 19 'and an output 40, an interrogation circuit 41 with an input 42, an input 43 for a query clock, an input 44 for a reset clock and the output 17. The coincidence circuit 39 includes two exclusive-OR gates 45 and 46 and a OR gate 47. In the case of the comparison circuits 5 and 6, each with only two inputs, the Coincidence circuit only from an exclusive OR gate.

Die Funktion der Abfrageschaltung 41 ist aus dem Phasenplan in F i g. 7 ersichtlich. Der Abfrageschaltung 41 wird über den Eingang 42 das Ausgangssignal der Koinzidenzschaltung 39 zugeführt. Dieses Signal hat bsi normalem Betrieb den Wert »Null«. An den Zeitpunkten der Taktflanken der Takte an den Eingängen 15, 16 und 19' hat es Nadelimpulse. Bei einem Ausfall nimmt das Signal dauernd oder nur in einzelnen Bereichen jeder Taktperiode den Wert »Eins« an. Zur Überwachung des Signals ist es notwendig, es an möglich¹;!The function of the interrogation circuit 41 is shown in the phase diagram in FIG. 7 can be seen. The interrogation circuit 41 is supplied with the output signal of the coincidence circuit 39 via the input 42. During normal operation, this signal has the value »zero«. It has needle pulses at the times of the clock edges of the clocks at inputs 15, 16 and 19 '. In the event of a failure, the signal takes on the value "one" continuously or only in individual areas of each clock period. To monitor the signal it is necessary to set it to possible ¹ ;!

vielen Stellen zwischen den Nadclimpulscn abzufragen. Dazu wird der Abfrageschaltung 41 am Eingang 43 ein schneller, dem Teiler 1 entnommener Abfragetakt und am Eingang 44 ein Rücksetztakt zugeführt, dessen Periode mindestens gleich der Periode des Taktes am Ausgang 10 ist.many places between the needle pulses. For this purpose, the interrogation circuit 41 at the input 43 is a faster interrogation cycle taken from the divider 1 and a reset clock is fed to the input 44, the period of which is at least equal to the period of the clock on Output 10 is.

Die Abfrageschaltung 41 fragt das Signal an ihrem Eingang 42 mit den fallenden Flanken des Abfragetaktes am Eingang 43 ab. Tritt während einer Periode des Rücksetztaktes am Eingang 44 mindestens einmal der Wert »Eins« auf, so gibt die Abfrageschaltung 41 am Ende dieser Periode am Ausgang 17 ein Alarmsignal ab. Dieses verschwindet, wenn während einer ganzen Periode des Rücksetztaktes kein Zustand »Eins« festgestellt wurde.The interrogation circuit 41 interrogates the signal at its input 42 with the falling edges of the interrogation clock at entrance 43. Occurs during a period of the reset clock at input 44 at least once If the value “one” has a value, the interrogation circuit 41 emits an alarm signal at the output 17 at the end of this period. This disappears if there is no state "one" during an entire period of the reset clock. was established.

Der Vergleich hat die größte Genauigkeit, wenn als Abfragetakt der Haupttakt gewählt wird. Vorteilhaft ist es, den Rücksetztakt aus dem Takt am Eingang 29 des Verzögerungsgliedes 28 abzuleiten.The comparison has the greatest accuracy if the main cycle is selected as the query cycle. Is beneficial it to derive the reset clock from the clock at the input 29 of the delay element 28.

F i g. 8 zeigt eine Abfrageschaltung 41 gemäß einem älteren Vorschlag (P 26 20 059.9). Die Anordnung enthält Inverter 48, 49 und 50, ein NAND-Gatter 51 sowie Low-Power-Schottky-TTL-Bausteine SN 74 LS 74 mit den Bezugszeichen 52 und 53.F i g. 8 shows an interrogation circuit 41 according to an older proposal (P 26 20 059.9). The order contains inverters 48, 49 and 50, a NAND gate 51 and low-power Schottky TTL components SN 74 LS 74 with the reference numerals 52 and 53.

Hierzu .1 IMiHt ZeichnungenFor this .1 IMiHt drawings

Claims

Patent claims:

1. Arrangement for monitoring at least two dividers, the first of which is a common one Main clock to a clock with the lowest frequency and each of which has the common Main clock divided down to one clock at most second lowest frequency, characterized in that that a monitoring circuit (4) is provided, the input (13) of which with the output (10) of the first divider (1) for the lowest frequency clock is connected and at its output (14) a first alarm signal occurs when the clock frequency is above a threshold or the clock fails, and that for every further divisor (2,3) one Comparison circuit (5, 6) is provided, the first input (16,19) with the output (11,12) of the further divider (2, 3) is connected for the clock of the lowest frequency, the second input (15, 18) is connected to the output (9, 8) of the first divider (1) for the clock whose frequency is the corresponds to the lowest frequency of the further divider (2, 3), and at the output (17, 20) Another alarm signal occurs if the clocks to be compared are not in frequency and frequency Phase position match.

2. Arrangement according to claim 1, characterized in that for at least zv / egg further dividers (2, 3 ') a common comparison circuit (5') is provided with clocks of the same lowest frequency, which has at least one further input (19 ').

3. Monitoring circuit according to claim 1, characterized in that ciaß t'x> first timing element (22) is provided, the input (23) of which is connected to the input (13) of the monitoring circuit (4), that a gate circuit (24) is provided whose first input (25) is connected to the input (13) of the monitoring circuit (4) and whose second input (26) is connected to the output (27) of the first timing element (22), that a second timing element (28) is provided whose input (29) is connected to the output (30) of the gate circuit (24) and whose output forms the output (31) of the monitoring circuit (14) that the time constant (rl) of the first timing element (22) is smaller than that Period (r) of the clock with the lowest frequency at the first divider (1) and that the time constant (r2) of the second timing element (28) is greater than the period (r) of the clock with the lowest frequency at the first divider (I).

4. Monitoring circuit according to claim 3, characterized in that the time constant (rl) of the first timing element (22) greater than half the period (τ) of the clock with the lowest frequency on first divisor (1) is.

5. Monitoring circuit according to claim 4, characterized in that the time constant (rl) of the first timing element (22) is about three quarters of the period (r) of the clock with the lowest frequency at the first divider (l).

6. Comparison circuit according to claim I or 2, characterized in that a coincidence circuit (39) is provided, the inputs of which form the inputs of the comparison circuit, and that an interrogation circuit (41) is provided, the input (42) of which with the output (40) the coincidence circuit (39) is connected, which has an input (43) for an interrogation cycle and an input (44) for a reverse cycle and the output of which forms the output (17) of the comparison circuit (5,6,5 ')