DE2540350A1

DE2540350A1 - SEMICONDUCTOR COMPONENT

Info

Publication number: DE2540350A1
Application number: DE19752540350
Authority: DE
Inventors: Hiroto Kawagoe
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1974-09-11
Filing date: 1975-09-10
Publication date: 1976-04-01
Also published as: DE2540350B2; JPS5947464B2; GB1519995A; JPS5131180A; HK35281A; MY8200018A

Description

Semiconductor component

Die Erfindung betrifft ein Halbleiter-Bauelement mit einer Vielzahl von Isolierschicht-Feldeffekttransistoren, die Jeweils auf einem Halbleitersubstrat ausgebildet sind, Emitter, Kollektoren und Gate-Elektroden aufweisen, wobei die Isolierschicht-Feldeffekttransistoren auf dem Halbleitersubstrat in Matrixform angeordnet sind. Insbesondere betrifft die Erfindung eine hochintegrierte Schaltung (LSI) mit Isolierschicht-Feldeffekttransistoren (MIS FET's).The invention relates to a semiconductor component having a plurality of insulated gate field effect transistors each formed on a semiconductor substrate, emitters, collectors and gate electrodes, the insulated gate field effect transistors are arranged on the semiconductor substrate in matrix form. In particular, the invention relates to a highly integrated circuit (LSI) with insulating layer field effect transistors (MIS FETs).

Bei Halbleiter-Bauelementen für die Datenverarbeitung wird eine hohe Integrationsdichte, also eine möglichst grosse Zahl von einzelnen Schaltungselementen pro Flächeneinheit gefordert, um die Zuverlässigkeit zu erhöhen, die Bechenzeit zu verringern, Herstellungs- und Wartungskosten zu drücken usw. DieseIn the case of semiconductor components for data processing, there is a high integration density, i.e. as large a number as possible required of individual circuit elements per unit area in order to increase the reliability, to reduce the bake time, To depress manufacturing and maintenance costs, etc. This

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_2_ 254Π350_2_ 254Π350

Forderungen an die Halbleiter-Bauelemente können durch ein LSI befriedigt werden, bei dem die MIS FET's als Grundbauteile verwendet und auf einem einzigen Halbleitersubstrat ausgebildet sind.Demands on the semiconductor components can be satisfied by an LSI in which the MIS FETs are the basic components are used and formed on a single semiconductor substrate.

Die MIS-LSI's, die als Grundbauteile MIS FET's enthalten, weisen einen Aufbau auf, bei dem die Grundbauteile nicht voneinander isoliert werden müssen, so dass die Integrationsdichte höher ist. Wenn die Grundbauteile als MIS FET's vom Anreicherungstyp vorliegen, ist darüberhinaus das Herstellungsverfahren sehr einfach und leicht durchzuführen und die Ausbeute beim Herstellungsverfahren ist hoch, bzw. der Ausschuss gering. The MIS-LSIs, which contain MIS FETs as basic components, have a structure in which the basic components need not be isolated from each other, so that the integration density is higher. If the basic components are in the form of enrichment type MIS FETs, the manufacturing process is beyond that very simple and easy to carry out and the yield in the manufacturing process is high, or the rejects are low.

Bei den bekannten Halbleiter-Bauelementen dieser Art tritt jedoch eine Schwierigkeit auf, die nachfolgend erläutert werden soll. Bei der im Zusammenhang mit den üblichen MIS LSI's erforderlichen Mehrschicht-Verdrahtungen wird eine Aluminium-Verdrahtung herangezogen, um die Elektroden der jeweiligen Grundbauteile der MIS LSI's elektrisch miteinander zu verbinden. Bei der Aluminium-Verdrahtung der Elektroden der jeweiligen Grundbauteile nehmen die Kontaktlöcher auf Grund der Genauigkeit der Abmessung einer Maske auch dann einen grossen Bereich ein, wenn die Kontaktlöcher mit einer genauen Maskenaufzeichnung und einem hochwertigen Photoresist-Verfahren gebildet werden. Infolgedessen sind die Integrationsdichten der MIS LSI relativ gering.In the known semiconductor components of this type, however, a problem arises which will be explained below target. In connection with the usual MIS LSI's The required multilayer wiring is aluminum wiring used to electrically connect the electrodes of the respective basic components of the MIS LSI's to one another. With the aluminum wiring of the electrodes of the respective Basic components take the contact holes also then a large one due to the accuracy of the dimensions of a mask Area when the vias are formed with an accurate mask record and a high quality photoresist process will. As a result, the integration densities of the MIS LSI are relatively low.

In Fig. 1 ist schematisch dargestellt, wie gemäss den bekannten Halbleiter-Bauelementen beispielsweise ein Isolierschicht-Festspeicher (MIS EOM), der einer der Schaltungsblöcke des MIS LSI ist, aufgebaut ist, bzw. wie in diesem Isolierschicht-Festspeicher die einzelnen Isolierschicht-Feldeffekttransistoren angeordnet sind. Die Fig. 2 und 3 zeigen die Form bzw. das Schema des MIS ROM, der auf einem einzigen Halbleitersubstrat ausgebildet ist. In Fig. 1 geben die BezugszeichenIn Fig. 1 is shown schematically, as according to the known Semiconductor components for example an insulated-film read-only memory (MIS EOM), which is one of the circuit blocks of the MIS LSI is, is constructed, or how in this insulating layer read-only memory the individual insulating layer field effect transistors are arranged. Figs. 2 and 3 show the shape and the schematic of the MIS ROM, which is on a single semiconductor substrate is trained. In Fig. 1, the reference numerals give

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- Qc die MIS FET's vom Anreicherungstyp, die Bezugszeichen A,- - A, die Adressenverdrahtungen und die Bezugszeichen B^ B, die Verdrahtungen für die Ausgangssignale an. Fig. 3 stellt einen Querschnitt durch die in Fig. 2 eingezeichnete Schnittlinie III-III dar. In den Fig. 2 und 3 gibt die Bezugsziffer 1 ein Siliciumsubstrat vom N-Typ, das Bezugszeichen 2 und 3 P⁺-Bereiche, die die Emitter- oder Kollektorbereiche sind, das Bezugszeichen 4 eine Isolierschicht, das Bezugszeichen 5 eine polykristalline SiIidünnschicht für die Silicium-Gates, das Bezugszeichen 6 eine Aluminium-Verdrahtung und das Bezugszeichen 7 ein Kontaktloch an, das die Aluminium-Verdrahtung mit dem P⁺-Bereich des Kollektors elektrisch verbindet. Bei diesem bekannten Halbleiter-Bauelement sind nur die Isolierschichten, die unter den Gate-Elektroden der Feldeffekttransistoren vom Anreicherungstyp liegen, dünn ausgebildet, so dass diese Bereiche als tatsächliche Schaltungselemente arbeiten; die übrigen Isolierschichten unterhalb der Adressen-Eingangsverdrahtung, die die Ausgangs-Verdrahtung überkreuzt, sind dick ausgebildet, so dass diese Bereiche nicht als tatsächliche Schaltungselemente wirken.Qc indicates the enhancement type MIS FETs, the references A, - - A, the address wirings, and the references B ^ B, the wirings for the output signals. Fig. 3 shows a cross section through the section line III-III drawn in Fig. 2. In Figs. 2 and 3, the reference numeral 1 indicates an N-type silicon substrate, the reference numerals 2 and 3 P ⁺ regions, which are the emitters - or collector areas, the reference number 4 is an insulating layer, the reference number 5 is a polycrystalline SiIidnschicht for the silicon gates, the reference number 6 is an aluminum wiring and the reference number 7 is a contact hole that connects the aluminum wiring to the P ⁺ region of the Collector electrically connects. In this known semiconductor component, only the insulating layers which lie under the gate electrodes of the field effect transistors of the enhancement type are made thin, so that these areas work as actual circuit elements; the remaining insulating layers below the address input wiring crossing the output wiring are made thick so that these areas do not function as actual circuit elements.

Aus den Fig. 1 bis 3 ist ersichtlich, dass beim MIS EOM, der aus einer Vielzahl von MIS FET's vom Anreicherungstyp aufgebaut ist, eine Aluminium-Verdrahtung als Mehrschichten-Verdrahtung erforderlich ist, um die Kollektorbereiche vom P⁺- Typ der jeweiligen MIS FET's mit der Ausgangsleitung zu verbinden. Darüberhinaus müssen an den P⁺-Bereichen der jeweiligen MIS FET¹s Kontaktlöcher vorgesehen sein, um die elektrische Verbindung zwischen der Aluminium-Verdrahtung und den Kollektorbereichen vom P⁺-Typ herzustellen. Darüberhinaus enthält der MIS ROM, der gemäss dem in Fig. 3 dargestellten Speicherbaustein aufgebaut ist, eine sehr grosse Zahl von MIS FET's und Verbindungen. Wenn darüberhinaus noch die peripheren Schaltungen des MIS ROM dazukommen, erhöht sich die Zahl der Grundbauteile und Verbindungen noch weiter. Daher sind äusserst viel Kontaktlöcher erforderlich, um die Mehrschichten-Verdrahtungen der Aluminium-Verdrahtungen mit denIt can be seen from FIGS. 1 to 3 that the MIS EOM, which is composed of a plurality of MIS FETs of the enhancement type, requires aluminum wiring as multilayer wiring to surround the collector regions of the P ⁺ type of the respective MIS FETs to be connected to the output line. Moreover must s contact holes be provided on the P ⁺ regions of the respective MIS FET ^1, to produce the electrical connection between the aluminum wiring and the collector regions of the P ⁺ type. In addition, the MIS ROM, which is constructed according to the memory module shown in FIG. 3, contains a very large number of MIS FETs and connections. If the peripheral circuitry of the MIS ROM is added to this, the number of basic components and connections increases even further. Therefore, an extremely large number of contact holes are required in order to connect the multilayer wiring of the aluminum wiring with the

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P⁺-Bereichen zu verbinden. Aus diesem Grunde ist die Integrationsdichte der bekannten MIS LSI, die die MIS ROM enthalten, relativ gering.Connect P ⁺ areas. For this reason, the integration density of the known MIS LSI including the MIS ROM is relatively low.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Halbleiter-Bauelement zu schaffen, bei dem eine Vielzahl von MS E¹ET¹S in sehr hoher Dichte auf ein Halbleitersubstrat untergebracht werden kann. Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass'einige der Isolierschicht-Feldeffekttransistoren vom Verarmungstyp und die anderen Isolierschicht-Feldeffekttransistoren vom Anreicherungstyp sind.The invention is therefore based on the object of creating a semiconductor component in which a large number of MS E ¹ ET ¹ S can be accommodated in a very high density on a semiconductor substrate. According to the invention, this object is achieved in that some of the insulating layer field effect transistors are of the depletion type and the other insulating layer field effect transistors are of the enhancement type.

Weitere vorteilhafte Ausgestaltungen sind in den Unteransprüchen gekennzeichnet.Further advantageous refinements are set out in the subclaims marked.

Gemäss der Erfindung erhält man also ein LIS, bei dem Isolierschicht-Feldeffekttransistoren in Matrixform auf einem einzigen Halbleitersubstrat vorliegen, wobei einige dieser Isolierschicht-Feldeffekttransistoren vom Verarmungstyp und die anderen vom Anreicherungstyp sind. Auf diese Weise kommt man ohne eine grosse Anzahl von Kontaktlöchern, die bei den bekannten Bauelementen zur elektrischen Verbindung zwischen der Aluminium-Verdrahtung und den Kollektorbereichen erforderlich sind,aus. Dadurch kann die Integrationsdichte der integrierten ' ; Schaltung stark erhöht werden.According to the invention, an LIS is thus obtained in which the insulating layer field effect transistors are used in matrix form on a single semiconductor substrate, some of these insulated gate field effect transistors are of the depletion type and the others are of the enrichment type. This is how you come without a large number of contact holes, which in the known components for electrical connection between the Aluminum wiring and the collector areas are required. As a result, the integration density of the integrated '; Circuit can be greatly increased.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:The invention is explained below with reference to the drawings, for example explained in more detail. Show it:

Fig. 1 eine schematische Darstellung eines bekannten MIS EOiI, der als einer der Schaltungsblöcke von MIS LSI's verwendet wird,1 shows a schematic representation of a known MIS EOiI, which is used as one of the circuit blocks of MIS LSI's,

Fig. 2 und 3 schematische Darstellungen, die den Aufbau und die Anordnung bei bekannten, auf einem einzigen Halbleitersubstrat ausgebildeten MIS ROM's wiedergibt,Fig. 2 and 3 are schematic representations showing the structure and reproduces the arrangement in known MIS ROMs formed on a single semiconductor substrate,

Fig. 4 eine schematische Darstellung, die einen Ausschnitt einer komplizierten elektronischen Schaltung wieder-4 is a schematic illustration showing a detail a complicated electronic circuit.

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gibt, bei der ein MIS ROM in einem als Halbleiter-Bauelement vorliegenden MIS LSI gemäss einer Ausführungsform der Erfindung angeordnet ist,in which a MIS ROM in a MIS LSI present as a semiconductor component according to an embodiment the invention is arranged,

Fig. 5 eine Aufsicht auf die elektronische Schaltung, die auf einem einzigen Halbleitersubstrat ausgebildet ist, undFig. 5 is a plan view of the electronic circuit based on is formed on a single semiconductor substrate, and

Fig. 6(a) und 6(b) einen Querschnitt entlang der in Fig. 5 eingezeichneten Schnittlinie, in schematischer Darstellung. FIGS. 6 (a) and 6 (b) are a cross section along that in FIG. 5 drawn cutting line, in a schematic representation.

In den Fig. 4 bis 6 geben die Bezugszeichen A^ - A, die Adressen-Verdrahtungen, B^ - B, die Verdrahtungen für die Ausgangssignale, Q_E^ - Q-g,- die MIS FET's vom Anreicherungstyp ,sowie Q-,. - Q_Di, die MIS FET's vom Verarmungstyp an. In den Fig. 5 und 6 gibt das Bezugszeichen 1 ein Siliciumsubstrat vom N-Typ, das Bezugszeichen 2 einen P⁺-Bereich für einen Emitter oder einen Kollektor, die Bezugszeichen 3 oder 3' einen P-Bereich für einen Kanal im MIS FET des Verarmungstyps, das Bezugszeichen 4 eine Isolierschicht und das Bezugszeichen 5 eine polykristalline SiIieiumschicht für die SiIieium-Gates an.In Figs. 4 to 6, the reference characters A ^ - A, the address wirings, B ^ - B, the wirings for the output _{signals, Q E} ^ - Qg, - the MIS FETs of the enhancement type, as well as Q- ,. - Q _Di , the depletion type MIS FETs. In Figs. 5 and 6, numeral 1 indicates an N-type silicon substrate, numeral 2 denotes a P ⁺ region for an emitter or a collector, and numeral 3 or 3 'denotes a P region for a channel in the MIS FET Depletion type, reference numeral 4 an insulating layer and reference numeral 5 a polycrystalline silicon layer for the silicon gates.

Ein MIS ROM mit sehr hoher Integrationsdichte kann auf einem einzigen Halbleitersubstrat hergestellt werden, nämlich dadurch, dass die Vielzahl von einzelnen MIS FET's in Matrixform angeordnet wird, wie dies in Fig. 4 dargestellt ist, und dass die Feldeffekttransistoren Q™ - Q_E,- MIS FET's vom Anreicherungstyp, und die Feldeffekttransistoren Q-^_x. - Q_D^ MIS FET's vom Verarmungstyp sind.A MIS ROM with a very high integration density can be produced on a single semiconductor substrate, namely by arranging the multiplicity of individual MIS FETs in a matrix form, as shown in FIG. 4, and that the field effect transistors Q ™ - Q _E , - MIS FET's of the enhancement type, and the field effect transistors Q- ^ _x . - Q _D ^ MIS FET's are of the depletion type.

Bei dieser Ausführungsform besteht der MIS ROM aus MIS FET's vom Anreicherungstyp, die die Bits der MISROM verarbeiten, sowie aus den MIS FET's vom Verarmungstyp, wobei die Oberfläche des Siliciumsubstrats vom N-Typ, die unter der Gate-Elektrode liegt, durch thermische Diffusion oder durch Ionenimplantation . zum P⁺-Typ gemacht wird. Die MIS-IET 's vom Anreicherungstyp sind Elemente, die normalerweise "ausgeschaltet" sind, bei denen bei einer Gate-Spannung von Ni Ll Volt kein Kanal gebildet wird und die Verbindung zwischen dem Emitter und dem Kollektor nicht-leitend ist, und wenn eine bestimmte Schwell-In this embodiment, the MIS ROM is composed of the enhancement type MIS FETs that process the bits of the MISROM and the depletion type MIS FETs with the surface of the N-type silicon substrate under the gate electrode by thermal diffusion or by ion implantation. is made the P ⁺ type. The enhancement type MIS-IETs are normally "off" elements where no channel is formed at a gate voltage of Ni Ll volts and the connection between the emitter and collector is non-conductive, and if one certain threshold

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wertsspannung an der Gate-Elektrode anliegt, wird für einen ersten Zeitraum der Kanal ausgebildet und die Verbindung zwischen Emitter und Kollektor geht in den leitenden Zustand über. Die erwähnten MIS FET's vom Verarmungstyp sind in diesem Falle Elemente, die normalerweise "eingeschaltet" sind, bei denen auch bei einer Gate-Spannung von Null Volt der Kanal gebildet und die Verbindung zwischen Emitter und Kollektor leitend ist. Die MIS FET's vom Verarmungstyp befinden sich immer im "eingeschalteten" Zustand, während die MIS FET's vom Anreicherungstyp zwei Zustände, nämlich den "eingeschalteten" und den "ausgeschalteten" Zustand aufweisen können. Daher sind die logischen Binärwerte "1" und "O" unterscheidbar, und der MIS ROn lässt sich derart betrieben , dass an einer Stelle, an der der iilS FET vom Anreicherungstyp verbunden wird, ein Ausgangssignalstrom erzeugt wird, wenn diese Stelle adressiert wird.value voltage is applied to the gate electrode, the channel is formed for a first period and the connection between emitter and collector changes to the conductive state. The aforementioned MIS FETs of the depletion type are in this case elements which are normally "switched on", in which the channel is formed and the connection between emitter and collector is conductive even with a gate voltage of zero volts. The depletion type MIS FETs are always in the "on" state, while the enhancement type MIS FETs can have two states, namely the "on" and the "off" state. Therefore, the logical binary values "1" and "O" are distinguishable, and the MIS ROn can be operated in such a way that an output signal current is generated at a point where the iilS FET of the enhancement type is connected when this point is addressed.

Im Falle, dass die polykristallinen Schichten als Gate-Elektroden und Verbindungsschichten verwendet werden, ist es wesentlich vorteilhafter, dünne oder flache Kanalschichten 3¹ der MOS FET's vom Verarmungstyp (vgl. Fig. 6(b)) durch Ionenimplantation von Fremdatomen, beispielsweise von Bor, zu schaffen, als dicke oder tiefe Kanalschichten 3 (vgl. Fig. 6(a)) durch thermische Diffusion von Bor zu erzeugen. Eine derartige MOS FET-Matrix wird dadurch hergestellt, dass eine dünne SiO£- Schicht von einer Dicke von 500 bis 1200 £ auf dem Oberflächenbereich des Siliciumsubstrates vom N-Typ ausgebildet wird, an dem die MOS FET's ausgebildet werden sollen, wobei Borionen teilweise durch die dünne SiOp-Schicht in das Substrat eindringen, so dass Kanalbereiche vom P-Typ für die Transistoren vom Verarmungstyp gebildet werden. Danach werden polykristalline Silicium-Verdrahtungen auf der dünnen SiO2-Schicht durch Aufbringen von Silicium gebildet, es wird die dünne SiO2~Schicht teilweise entfernt, um öffnungen für die Emitter- und Kollektorbereiche des MOS FET's zu bilden. Danach werden Fremdatome vom P-Typ, beispielsweise Boratome über die Öffnungen in die Substratoberfläche eindiffundiert oder eingebracht, wobei die Silicium-Verdrahtungen als Diffusionsmaske dienen. Gemäss der vorliegenden Ausführungsform der Erfindung wird also an jedemIn the event that the polycrystalline layers are used as gate electrodes and connection layers, it is much more advantageous to use thin or flat channel layers 3 ^{1 of} the MOS FETs of the depletion type (cf. Fig. 6 (b)) by ion implantation of foreign atoms, for example boron to create, as thick or deep channel layers 3 (see. Fig. 6 (a)) by thermal diffusion of boron. Such a MOS FET matrix is produced by forming a thin SiO £ layer of a thickness of 500 to 1200 £ on the surface area of the N-type silicon substrate on which the MOS FETs are to be formed, with boron ions partially through the SiOp thin film penetrate into the substrate so that P-type channel regions for the depletion type transistors are formed. Then polycrystalline silicon wirings are formed on the thin SiO2 layer by applying silicon, the thin SiO2 layer is partially removed in order to form openings for the emitter and collector areas of the MOS FET. Thereafter, P-type foreign atoms, for example boron atoms, are diffused or introduced into the substrate surface via the openings, the silicon wirings serving as a diffusion mask. According to the present embodiment of the invention is therefore on each

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Kreuzungsbereich, an dem sich die Halbleiterbereiche der Eingangs-Verdrahtungen 5 aus polykristallinem Silicium und die Ausgangs-Verdrahtungen 2 vom P⁺-Typ überkreuzen, ein MOS PET vom Verarmungs- oder Anreicherungstyp gebildet, wobei alle MOS FET's dünne Gate-Isolationsschichten mit im wesentlichen derselben Dicke von 500 bis 1500 8. aufweisen, wie dies in den Fig. 4, 5 und 6(b) dargestellt ist.Crossing region where the semiconductor regions of the input wirings 5 made of polycrystalline silicon and the output wirings 2 of the P ⁺ type cross each other, a MOS PET of the depletion or enhancement type is formed, all of the MOS FETs having thin gate insulating layers having substantially the same Thicknesses from 500 to 1,500 8 as shown in Figures 4, 5 and 6 (b).

Da der MIS ROM bei dieser Ausführungsform die MIS FET's vom Verarmungstyp und vom Anreicherungstyp in Matrixform enthält, ist es nicht erforderlich, eine Aluminium-Verdrahtung als Mehrschichten-Verdrahtung zu verwenden, und es ist auch nicht nötig, eine Mehrschichten-Verdrahtung zu verwenden, selbst wenn die P⁺-Bereiche 2,die Emitter- oder Kollektorbereiche sind und das polykristalline Silicium 5> das Siliciumgate-Elektroden sind, Überschneidungen bilden. Da bei dem MIS ROM dieser Ausführungsform der Kollektorbereich vom P⁺-Typ jedes MIS FET's mit dem benachbarten Emitterbereich vom P -Typ über den P⁺-Bereich verbunden ist, ist es nicht, wie bei den bekannten Halbleiter-Bauelementen, erforderlich, den Kollektor mit der Erdleitung zu verbinden, oder die Aluminium-Verdrahtung als Mehrschichten-Verdrahtung, bei denen Kontaktlöcher vorgesehen werden müssen, zu verwenden.In this embodiment, since the MIS ROM includes the depletion type and enhancement type MIS FETs in matrix form, it is not necessary to use aluminum wiring as multilayer wiring, nor is it necessary to use multilayer wiring itself when the P ⁺ regions 2, which are emitter or collector regions and the polycrystalline silicon 5> the silicon gate electrodes, form intersections. In the MIS ROM of this embodiment, since the P ⁺ -type collector region of each MIS FET is connected to the adjacent P -type emitter region via the P ⁺ region, the collector is not required as in the known semiconductor devices to be connected to the earth line, or to use the aluminum wiring as multi-layer wiring in which contact holes must be provided.

Durch den MIS-ROiI gemäss der vorliegenden Ausführungsform lässt sich ein MIS LSI von sehr hoher Integrationsdichte schaffen. Darüberhinaus ist bei der Herstellung des MIS LSI die Ausbeute sehr gross, bzw. der Ausschuss gering und die MIS LSI sind sehr zuverlässig, weil das Herstellungsverfahren einfach und leicht durchführbar ist.The MIS-ROiI according to the present embodiment allows create a MIS LSI with a very high integration density. Moreover, in the manufacture of the MIS LSI, the yield is very large, or the rejects low, and the MIS LSI are very reliable because the manufacturing process is simple and is easy to do.

Wie aus der Beschreibung des hier vorliegenden Ausführungsbeispiels hervorgeht, ist es durch die vorliegende Erfindung leicht möglich, MIS LSI's herzustellen, ohne dass eine Mehrschichten-Verdrahtung erforderlich ist. Bei der erfindungsgemässen MIS LSI überschneidet sich die polykristalline SiIiciumschicht für die Silicium-Gates und die P⁺-Bereiche für die Emitter und Kollektoren. Daher lässt sich die MIS LSI mit sehrAs is apparent from the description of the present embodiment, the present invention makes it possible to easily manufacture MIS LSIs without the need for multilayer wiring. In the MIS LSI according to the invention, the polycrystalline silicon layer for the silicon gates and the P ⁺ regions for the emitters and collectors overlap. Therefore, the MIS LSI can be combined with a very

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hoher Integrationsdichte herstellen.high integration density.

Die vorliegende Erfindung ist nicht auf das hier beschriebene Ausführungsbeispiel beschränkt, vielmehr lässt sie sich bei den verschiedensten Halbleiter-Bauelementen anwenden. Da gemäss der vorliegenden Erfindung die MIS FET's vom Anreicherungstyp und vom Verarmungstyp in Matrixform auf einem einzigen Halbleitersubstrat untergebracht werden, können die Halbleiter-Bauelemente mit sehr hoher Integrationsdichte und durch ein einfaches und leicht durchführbares Herstellungsverfahren hergestellt werden.The present invention is not restricted to the exemplary embodiment described here; use a wide variety of semiconductor components. Since, according to the present invention, the MIS FETs are of the enhancement type and the depletion type can be accommodated in a matrix form on a single semiconductor substrate, the semiconductor devices can be with a very high integration density and by a simple and easy to carry out manufacturing process getting produced.

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Claims

1 / semiconductor device having a plurality of insulating J-film field effect transistors, which are respectively formed on a semiconductor substrate, having emitter, collector and gate electrodes, the insulated gate field effect transistors are arranged on the semiconductor substrate in matrix form, characterized in that that some of the insulated gate field effect transistors (Q-ni-Q-nzi.) are of ^the depletion type and the other insulated gate field effect transistors (Qv-iQ-gc :) are of the enhancement type.

2. Semiconductor component according to claim 1, characterized in that the gate electrodes (5) of the insulating layer field effect transistors consist of polycrystalline silicon and the insulating layer field effect transistors ^ D1 ~ ^ D4 ^ ^V0ID depletion type are generated by ion implantation of foreign atoms, which are a to the semiconductor substrate (1) have the opposite conductivity type, the ion implantation at the areas of the semiconductor substrate at which the insulated gate field effect transistors (qjj-I ^- Qm) of ^the depletion type are-intended, and is carried out of the insulated gate field effect transistors connected between the emitter and source regions .

3. Semiconductor component according to claim 1 or 2, characterized in that that all transistors (Q-nxj-Qrj / j. »Qei" * ^ E5 ^ both of the depletion and enhancement types have gate insulating layers of substantially the same thickness

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