DE2539869A1

DE2539869A1 - Schaltungsanordnung zur erzeugung von richtimpulsen

Info

Publication number: DE2539869A1
Application number: DE19752539869
Authority: DE
Inventors: Heinrich Dipl Phys Kessler
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1975-09-08
Filing date: 1975-09-08
Publication date: 1977-03-17
Also published as: DE2539869C2

Description

Schaltungsanordnung zur Erzeugung von Richtimpulsen Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Richtimpulsen, die zum Setzen logischer Schaltkreise, insbesondere in integrierter MOS-Technik, bei Einschaltung der Versorgungsspannung dienen.
Logische Schaltkreise wie beispielsweise Flip-Flops oder aus solchen zusammengesetzte Schieberegister und Zähler müssen bei Einschalten eines Gerätes, beispielsweise eines Speichers, in einen vorgegebenen logischen Schaltzustand geschaltet werden. Dies kann dadurch erfolgen, daß derartige Schaltkreise bei Einschaltung der Versorgungsspannung durch einen entsprechenden Impuls in den geforderten Schaltzustand geschaltet werden.
Die vorliegende Erfindung hat sich die Schaffung einer Schaltungsanordnung zur Erzeugung derartiger Richtimpulse zur Aufgabe gestellt.
Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch folgende Merkmale gelöst: Einen an der Versorgungsspannung liegenden Spannungsteiler, einen mit seinem Eingang am Abgriff des Spannungsteilers liegenden Verstärker, ein dem Verstärker nachgeschaltetes kapazitives Zeitglied und einen an das kapazitive Zeitglied angekoppelten Schwellwertschalter mit nachgeschaltetem Inverter.
Ausgestaltungen des Erfindungsgedankens sind in den UnteransprU-chen gekennzeichnet.
Die Erfindung wird im folgenden an Hand eines in der einzigen Figur der Zeichnung dargestellten Ausführungsbeispiels näher erläutert.
Gemäß der Figur umfaßt die erfindungsgemäße Schaltungsanordnung zur Erzeugung von Richtimpulsen einen Spannungsteiler 1, der durch zwei als Widerstände geschaltete und in Reihe liegende MOS-Transistoren M1 und M2 gebildet wird. An den Abgriff dieses Spannungsteilers ist ein insbesondere mehrstufiger Verstärker 2 angekoppelt. Die Stufen dieses Verstärkers werden durch jeweils eine Inverterstufe gebildet, die einen durch ein Eingangssignal angesteuerten MOS-Transistor sowie einen in dessen Ausgangskreis liegenden, als Widerstand geschalteten Last-MOS-Transistor aufweisen. Im Ausfffhrungsbeispiel werden drei derartige Stufen durch Transistoren d und M4, M5 und M6 sowie M17 und M18 gebildet.
Eine weitere Stufe mit einem MOS-Transistor F enthält in ihrem Lastkreis an Stelle eines Lasttransistors einen Widerstand 8.
Der Ausgang dieses Verstärkers ist an ein kapazitives Zeitglied 3 angekoppelt. Dieses Zeitglied 3 enthält eine Kapazität 21, die über einen vom Verstärker 2 angesteuerten Ladekreis aufladbar und über einen Entladekreis bei Ausfall der Versorgungsspannung entladbar ist. Sowohl der Ladekreis als auch der Entladekreis werden jeweils durch einen MOS-Transistor N bzw. M10 sowie einen Strombegrenzerwiderstand 19 bzw. 20 gebildet.
An dieses kapazitive Zeitglied ist ein Schwellwertschalter 4 angekoppelt. Dieser Schwellwertschalter 4 wird durch eine Eingangs -Inverterstufe gebildet, die einen Eingangs-MOS-Transistor M11 und einen in dessen Lastzweig liegenden, als Widerstand geschalteten MOS-Transistor M12 aufweist. Zwei weitere MOS-Transistoren N14 und M15 mit einem als Widerstand geschalteten MOS-Transistor M16 im Lastzweig des MOS-Transistors M15 bilden eine Kippstufe, wobei die Gates der MOS-Transistoren M14 und M15 jeweils an der Source-Drain-Strecke des anderen Transistors liegen. Diese Kippstufe ist über einen als Widerstand geschalteten MOS-Transistor M13 an die Eingangs-Inv.erterstufe M111 zu ' M12 gekoppelt.
Am Ausgang des Schwellwertschalters 4 liegt ein Inverter 5.
Die gesamte vorstehend erläuterte Schaltungsanordnung wird an Klemmen 10 und 11 mit einer Versorgungsspannung -VDD versorgt, wobei die Klemme Ii an Erde und die Klemme 10 an negativem Potential -VDD liegt.
Wird die Versorgungsspannung VDD eingeschaltet, so ist zunächst der Transistor M9 gesperrt, so daß die Kapazität 21 ohne Ladung bleibt. Daher erhält auch der Schwellwertschalter 4 kein Ansteuersignal, so daß an seinem Ausgang ein logisches Signal «0 steht.
Der Inverter 5 überführt dieses Ausgangssignal in ein logisches Signal "1".
Uberschreitet die Versorgungsspannung einen Wert, bei dem am Abgriff des Spannungsteilers 1 (Verbindungspunkt der Transistoren M1 zu M2) die Einsatzspannung des Transistors M3 erreicht wird, so wird auf Grund der Gesamtverstärkung des Verstärkers 2 der Transistor N leitend. Damit lädt sich die Kapazität 21 über diesen Transistor und den Widerstand 19 auf. Wird der Schwellwert des Schwellwertschalters 4 überschritten, so kippt dessen Ausgang auf das logische Signal "1", so daß am Ausgang des Inverters 5 ein logisches Signal "0g' erscheint.
Damit erscheint also am Ausgang des Inverters 5 in AbhängiCkeit von der Zeitkonstanten des kapazitiven Zeitgliedes 3 ein Impuls vorgegebener Dauer, der als Richtimpuls zum Setzen nichtdargestellter logischer Schaltkreise ausnutzbar ist.
Die Dimensionierung der Schaltungsanordnung kann beispielsweise so gewahlt werden, daß der Spannungsteiler 1 für eine Einsatzspannung von -3,25 V bei einer Versorgungsspannung -VDD = -13 V anspricht und die Kapazität 21 in etwa 20 ms bis zur Schaltschwelle aufgeladen wird.
Fällt die Versorgungsspannung aus, so wird die Kapazität 21 über den Widerstand 20 und den Transistor M10 entladen (Drain und Gate des Transistors Mlo werden durch die Kapazität 21 auf negativem Potential gehalten). Die Entladezeit ist kleiner als die Speicherzeit ohne Versorgungsspannung, d.h. nach einem Spannungsausfall, der länger als diese Zeit andauert, wird der Richtimpuls bei Wiedereinschalten der Versorgungsspannung wiederholt. Die Speicherzeit kann beispielsweise 3 ms betragen.
8 Patentansprüche, 1 Figur.

Claims

Patentansprüche

ç Schaltungsanordnung zur Erzeugung von Richtimpulsen, die zum Setzen logischer Schaltkreise, insbesondere in integrierter MOS -Technik, bei Einschaltung der Versorgungsspannung dienen, g e k e n n z e i c h n e t durch einen an der Versorgungsspannung (-VDD) liegenden Spannungstei-1er (1), einen mit seinem Eingang am Abgriff des Spannungsteilers (1) liegenden Verstärker (2), ein dem Verstärker (2) nachgeschaltetes kapazitives Zeitglied (3) und einen an das kapazitive Zeitglied (3) angekoppelten Schwellwertschalter (4) mit nachgeschaltetem Inverter (5).
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e -k e n n z e i c h n e t , daß der Verstärker (2) mehrstufig ausgebildet ist.
3. Schaltungsanordnung nach Anspruch 1 und 2, d a d u r c h g e k e n n z e i c h n e t , daß die Stufen des Verstärkers (2) durch jeweils eine Inverterstufe (beispielsweise M3, M4) gebildet sind, die einen durch ein Eingangssignal angesteuerten MOS -Transistor (beispielsweise M3) sowie einen in dessen Ausgangskreis liegenden, als Widerstand geschalteten Last-MOS-Transistor (M4) aufweisen.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß der Spannungsteiler (1) durch zwei als Widerstand geschaltete MOS-Transistoren (M1, M2) gebildet ist.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß das kapazitive Zeitglied (3) eine Kapazität (21) enthält, die über einen vom Verstärker (2) angesteuerten Ladekreis ( , 19) aufladbar und über einen Entladekreis (20, M1o) beim Ausfall der Versorgungsspannung (-VDD) entladbar ist.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß sowohl der Ladekreis (Mg, 19) als auch der Entladekreis (20, M10) jeweils durch einen MOS-Transistor ( bzw. M10) sowie einen Strombegrenzerwiderstand (19 bzw. 20) gebildet ist.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der Schwellwertschalter (4) durch eine Eingangs-Inverterstufe (M11, M12) mit einem durch ein Eingangssignal angesteuerten MOS-Transistor (M11) und einem als Widerstand geschalteten MOS-Transistor sowie eine an die Eingangs-Inverterstufe angekoppelte Kippstufe (M14, M15, M17) mit zwei wechselseitig kreuzgekoppelten MOS-Transistoren (M14, M15) und einem als Widerstand geschalteten MOS -Transistor (M6) als Last im Ausgangskreis der Kippstufe gebildet ist.
8. Schaltungsanordnung nach Anspruch 7, d a d u r c h g e -k e n n z e i c h n e t , daß die Kippstufe (M14, M15, M16) über einen als Widerstand geschalteten MOS-Transistor ( 3) an die Eingangs-Inverterstufe (M11, M12) angekoppelt ist.