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DE2525224A1 - Verfahren zum herstellen von ebenen oberflaechen bei integrierten schaltungen durch verwendung selektiver photolackmasken - Google Patents

Verfahren zum herstellen von ebenen oberflaechen bei integrierten schaltungen durch verwendung selektiver photolackmasken

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DE2525224A1
DE2525224A1 DE19752525224 DE2525224A DE2525224A1 DE 2525224 A1 DE2525224 A1 DE 2525224A1 DE 19752525224 DE19752525224 DE 19752525224 DE 2525224 A DE2525224 A DE 2525224A DE 2525224 A1 DE2525224 A1 DE 2525224A1
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DE
Germany
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photoresist
pattern
layer
areas
recessed
Prior art date
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Application number
DE19752525224
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English (en)
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DE2525224B2 (de
DE2525224C3 (de
Inventor
Bai-Cwo Feng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2525224A1 publication Critical patent/DE2525224A1/de
Publication of DE2525224B2 publication Critical patent/DE2525224B2/de
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Description

Aktenzeichen der Anmelderin:
FI 973 105
Verfahren zum Herstellen YQn ebenen Oberflächen bei integrierten Schaltungen durch Verwendung selektiver Photolackmasken
Die Erfindung betrifft die Herstellung von praktisch ebenen Oberflächen von integrierten Schaltungen, insbesondere die Herstellung von ebenen Schichten aus dielektrischem oder elektrisch isolierendem Material, die für die Passivierung und elektrische Isolation in den verschiedenen Ebenen integrierter Schaltungen verwendet werden.
Beim Entwurf und bei der Herstellung von hochintegrierten Schaltungen mit hoher Schaltungsdichte unter Verwendung üblicher Dünnfilmverfahren und Strukturen, bei welchen elektrisch isolierende Schichten, wie z.B, Siliciumdioxid oder Siliciumnitrid durch Niederschlag aus der Dampfphase oder durch Zerstäubungsverfahren auf darunterliegenden Metallisierungsmustern aufgebracht werden, neigt die isolierende Schicht dazu, sich den Konturen der darunterliegenden Leitungszügen der Metallisierung anzupassen. Mit anderen Worten, eine Leitungsführung in einem Metallisierungsmuster hat eine entsprechende Erhöhung in der sie
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bedeckenden, über dem Metallisierungsmuster liegenden isolierenden Schicht zur Folge. In integrierten Schaltungen mit mehreren Metallisierungsebenen ist die kumulative Wirkung einer solchen überhöhung in den isolierenden Schichten höchst unerwünscht.
j Beispielsweise kann ein Leitungszug in einem Metallisierungs- '
I muster eine entsprechende überhöhung in der das Metallisierungsi
muster überdeckenden dielektrischen Schicht hervorrufen« Wenn
!anschließend eine weitere Ebene eines Metallisierungsmusters j auf dieser bedeckenden Schicht niedergeschlagen wird und diese j neue Ebene eines Metallisierungsmusters ihrerseits wieder mit j einer weiteren isolierenden Schicht überzogen wird, dann ist die j
j kumulative Wirkung der beiden darunterliegenden Metallisierungs- !
j muster auf der Oberfläche der obenliegenden Isolierschicht deut- j I lieh erkennbar. Man erhält in diesen Fällen einen sogenannten !
i Wolkenkratzereffekt, bei dem verschiedene, übereinanderliegende < metallische Leitungen deutlich merkbare Erhebungen zur Folge ι haben, wodurch die Oberfläche der am weitesten obenliegenden ; I Schicht so unregelmäßig wird, daß über einer solchen unregelmäßigen Schicht niedergeschlagene Metallisierungsleitungen sich über eine sehr rauhe Oberfläche erstrecken. Dadurch können aber I Unterbrechungen in den metallischen Leitungszügen eintreten.
Bei derartigen Strukturen ist es auch konstruktiv schwierig,
eine durchgehende Bohrung durch eine gegebene Deckschicht aus dielektrischem Material nach einer darunterliegenden Metalli- j sierungsleitungsführung mit ständig wiederholbarer Steuerung herzustellen, damit ein überätzen durch die unterhalb der Metallisierung liegende Isolierschicht hindurch und damit ein Kurzschluß der metallischen Leitungsführung durch die darunterliegende Isolierschicht hindurch vermieden wird.
Die bei solcher überhöhung in einer Oberfläche und bei Unregelmäßigkeiten in den verschiedenen Ebenen integrierter Schaltungen auftretenden Schwierigkeiten sind im einzelnen in der Deutschen Patentanmeldung P 24 30 692,1 beschrieben.
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Ferner stellen diese unerwünschten Überhöhungen in den Oberflächen integrierter Schaltungen, insbesondere in den Oberflächen isolierender Schichten ein Problem bei der Herstellung dielektrisch isolierter integrierter Schaltungen dar. Solche dielektrisch isolierten integrierten Schaltungen sind durch Muster von Vertiefungen oder Kanälen gekennzeichnet, die sich von der Oberfläche des HalbleiterSubstrats ausgehend erstrecken und damit eine Anzahl von Bereichen in dem Halbleitermaterial gegeneinander isolieren. Wenn eine dielektrische oder isolierende Schicht über einer derartigen Mesastruktur niedergeschlagen werden, ergibt sich ein Muster aus Stufen oder Erhebungen in der isolierenden Schicht, die dem Muster der darunterliegenden Mesastruktur entspricht. Je nach dem zum Ausfüllen der Kanäle oder Vertiefungen mit dielektrischem Material benutzten Verfahren können diese Stufen oft sehr steil sein, wasf wie zuvor erwähnt, zu Unterbrechungen in auf der isolierenden Schicht angebrachten metallischen Leitungszügen führen kann.
Um derartige Unregelmäßigkeiten in der isolierenden Schicht zu vermeiden, hat man beispielsweise das die Kanäle oder Vertiefungen umgebende Siliciumsubstrat durch Aufheizung thermisch oxidiert, damit die die seitliche Isolierung bildenden Kanäle mit Oxid ausgefüllt und damit eine relativ planare Oberfläche erzielt, auf der dann isolierende Schichten aufgebracht werden können. Dieses Verfahren ist in einem Aufsatz mit dem Titel "Local Oxidation of Silicon and Its Applications in Semiconductor Device Technology", von J. A, Appels und anderen in Phillips Research Reports 25, Seite 118 (1970) beschrieben.
Während dieses Verfahren dann anwendbar ist, wenn man das Substrat zum Ausfüllen der Kanäle in situ oxidieren kann, so gibt es bis jetzt jedoch noch kein praktisch durchführbares Verfahren zum Erzielen einer ebenen Oberfläche bei einem Herstellungsverfahren, bei dem die Kanäle oder Vertiefungen mit einem Dielektrikum oder einem Isoliermaterial durch Niederschlag aus der Dampfphase oder Kathodenzerstäubung ausgefüllt werden. Die
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bei der Erzielung von planaren Oberflächen auf solchen derart niedergeschlagenen Isolierschichten auftretenden Schwierigkeiten sind im Prinzip die gleichen, wie sie zuvor im Zusammenhang mit dem Erzielen einer ebenen Oberfläche von Isolierschichten über Metallisierungsmustern erwähnt wurden, nur daß die Stufen und Erhebungen hier oft noch höher sind, so daß das Problem noch schwieriger wird.
Im Stand der Technik sind bis jetzt zwei Verfahren angegeben worden, mit deren Hilfe diese Erhöhungen oder Stufen in derartigen Isolierschichten in ihrer Höhe verringert werden können, um dadurch eine planare Oberfläche zu erzielen. Zunächst hat man versucht, diese Erhebungen erneut einer Kathodenzerstäubung auszusetzen. Obgleich dieses Verfahren zum Einebenen von Erhebungen mit relativ geringer Breite brauchbar ist, benöcigt es doch relativ viel Zeit. Tatsächlich spielt der Zeitfaktor hier eine so ausgesprochen große Rolle, daß die erneute Anwendung von Kathodenzerstäubung doch ziemlich mühsam wird, wenn die Erhöhungen oder Stufen relativ breit sind.
Das zweite Verfahren besteht darin, daß man die vertieften Bereiche oder Kanäle mit einem ätzresistenten Material, wie z.B. Photolack mittels üblicher photolithographischer Verfahren überzieht und dann die davon nicht bedeckten Erhöhungen oder Stufen abätzt. Bei diesem Verfahren hat man jedoch öfters Schwierigkeiten beim Ausrichten der Photolackmaske. Bei hochintegrierten Schaltungen sind die einzelnen Abmessungen so klein, daß bei einer genauen Ausrichtung, die für eine vollständige Abdeckung der vertieften Bereiche oder Kanäle mit Photolack zwingend erforderlich ist, größte Schwierigkeiten auftreten können. Jede Fehlausrichtung, durch die ein Teil eines vertieften Bereichs unbedeckt bleibt, könnte gleichzeitig mit der Einebnung des erhöhten Bereichs eine durch die isolierte Schicht in dem vertieften Bereich hindurchgehende Ätzung zur Folge haben. Dadurch könnte sich aber ein unerwünschter, durch die Isolierschicht in dem vertieften Bereich führender Kurζschlußstromkreis ergeben.
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Demgemäß ist es Aufgabe der vorliegenden Erfindung, ein neues Verfahren für das Abtragen erhöhter Bereiche auf der Oberfläche eines Substrats zu schaffen, das ein Muster aus erhöhten Bereichen und ein dazu komplementäres Muster nicht erhöhter Bereiche aufweist. Dieses Verfahren läßt sich selbstverständlich auch auf das Abtragen erhöhter Bereiche in einer Isolierschicht über einer integrierten Schaltung anwenden, bei der die Isolierschicht ebenfalls ein Muster aus erhöhten Bereichen und ein komplementäres Muster von nicht erhöhten Bereichen auf v/eist. Es ist dabei auch möglich, daß diese unregelmäßige Struktur der Isolierschicht auf eine oder mehrere darunterliegende Metallisierungs— muster in der integrierten Schaltung zurückzuführen ist.
Gemäß der vorliegenden Erfindung wird somit ein Verfahren geschaffen zur Bildung einer Photolack- oder Photoresxstmaske auf einem Substrat, das ein Muster aus erhöhten Bereichen und ein dazu komplementäres Muster aus nichterhöhten Bereichen aufweist. Ein Photolackmuster wird in Ausrichtung mit dem Muster der nichterhöhten Bereiche aufgebracht. Dieses Photolackmuster hat geringere seitliche Abmessungen als das Muster der nichterhöhten Bereiche, so daß die Ausrichtung erleichtert ist« Dann läßt man das Photolackmuster seitlich so weit fließen, bis der Photolack die nichtüberhöhten Bereiche bedeckt und damit maskiert. Das Fließen des Photolacks läßt sich in einfacher Weise dadurch erreichen, daß man den Photolack mit einem Lösungsmittel, vorzugsweise dem Dampf eines solchen Lösungsmittels behandelt.
Wenn dann ein solches, genau ausgerichtetes Photolackmuster hergestellt ist, das alle nichterhöhten Bereiche voll abdeckt, kann jedes an sich übliche Ätzverfahren, durch die die nichtbedeckten erhöhten Bereiche selektiv abgeätzt werden, während der Photolack relativ ätzresistent bleibt, eingesetzt werden, um diese erhöhten Bereiche abzutragen, vorzugsweise diese erhöhten Bereiche so weit abzutragen, daß die Oberfläche des Substrats im Wesentlichen eingeebnet wird. Das Ätzen kann beispielsweise ein chemisches Ätzen oder ein Zerstäubungsätzen sein,
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Das Verfahren der vorliegenden Erfindung läßt sich besonders wirksam einsetzen, wenn die Substratoberfläche aus einem elektrisch isolierenden Material besteht. Die zwei am häufigsten vorkommenden Strukturen, bei denen eine elektrisch isolierende Schicht derartige überhöhte und vertiefte Bereiche aufweist, sind isolierende Schichten über einem darunterliegenden Metallisierungsmuster und isolierende Schichten, die sowohl die Oberfläche als auch die Seiten von dielektrisch isolierten integrierten Schaltungen isolieren, die Mesas oder Vertiefungen aus Halbleitermaterial auf der Oberfläche eines Kalbleitersubstrats aufweisen und von einem Muster von Kanälen umgeben sind. Eine über einer derartigen Struktur aufgebrachte isolierende Schicht wird den Mesas entsprechende Überhöhungen und den Kanälen entsprechende Vertiefungen aufweisen.
Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen näher beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind den ebenfalls beigefügten Patentansprüchen im einzelnen zu entnehmen .
In den Zeichnungen zeigt:
Fign. 1A bis 11 schematisch Querschnittsansxchten eines Teils
einer integrierten Schaltung zur Erläuterung . einer bevorzugten Ausführungsform der Erfindung, bei welcher eine über einem Metallisierungsmuster liegende oder niedergeschlagene Schicht aus isolierendem Material eingeebnet wird.
Fig, 2 eine schematische Schnittansicht einer Vorrichtung, mit der das Fließen des Photolacks erzielt werden kann und
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Fign. 3A bis 3J schematische Schnittansichten einer weiteren
Ausführungsform der Erfindung beim Einebnen einer auf einem Halbleitersubstrat niedergeschlagenen Isolierschicht, die mit Halbleitermaterial ausgefüllte Vertiefungen oder Bereiche bedeckt, die durch ein Muster von Kanälen umgeben sind. Die aus isolierendem Material bestehende Schicht liefert dabei die dielektrische Isolation für diese Struktur.
Das erfindungsgemäße Verfahren wird nunmehr im Zusammenhang mit den Fign. 1A bis 11 beschrieben. Die in diesen Figuren dargestellte Struktur ist ein Teil einer integrierten Schaltung, Dieser Aufbau kann durch an sich bekannte Verfahren zur Herstellung integrierter Schaltungen gefertigt seinf wie sie beispielsweise in der US-Patentschrift 3 539 876 beschrieben sind. Auf dem Siliciumsubstrat 10 befindet sich eine untenliegende Schicht aus Isoliermaterial 11, beispielsweise aus Siliciumdioxid, das durch thermische Oxidation der Oberfläche des Substrats 10 oder durch ein durch Niederschlag aus der Dampfphase oder Kathodenzerstäubung aufgebrachtes Material gebildet ist. Solche Isoliermaterialien sind beispielsweise Siliciumdioxid, Siliciumnitrid oder Aluminiumoxid. Die Isolierschicht 11 dient zum Passivieren und zum Schutz des Siliciumsubstrats und bildet außerdem eine elektrische Isolation zwischen dem Substrat und dem Metallxsxerungsmuster 12. Dieses Metallxsxerungsmuster 12 wird auf der Isolierschicht 11 bei der Herstellung integrierter Schaltungen durch an sich bekannte Verfahren aufgebracht, wie sie beispielsweise in der US-Patentschrift 3 539 876 beschrieben sind, beispielsweise durch photolithographisches Ätzen oder durch Niederschlag mit Kathodenzerstäubung. Dieses Metallxsxerungsmuster ist an der Oberfläche des Substrats 10 selektiv über nicht gezeigte Verbinaungsleitungen mit ebenfalls nicht dargestellten Bauelementen verbunden, wobei die nicht gezeigten Verbindungsleitungen selekiv durch die Isolierschicht 11 nach dem Substrat führen.
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Das Metallisierungsmuster ist mit einer darüberliegenden Schicht 13 aus Isoliermaterial, wie z.B. Siliciumdioxid überzogen, welche das Metallisierungsmuster schützt und isoliert. Das Metallisier ungsmuster kann von für integrierte Schaltungen üblichem Aufbau sein und beispielsweise aus Aluminium, Aluminiumkupferlegierungen, Platin, Palladium, Chrom oder Molybdän bestehen .
Einige für die Schichten in Fig. 1A bei hochintegrierten Schaltungen typische Abmessungen seien im folgenden angeben: die Schicht 11 hat eine Dicke in der Größenordnung von 2000 R, das Metallisierungsmuster 12 eine Dicke in der Größenordnung von 1O.OOO 8 und die darüberliegende Schicht 13 eine Dicke in der Größenordnung von 24,000 S. Wie aus Fig, 1B zu ersehen, wird dann eine aus Photolack oder Photoresist bestehende Schicht mit einer Stärke in der Größenordnung von 20,0OO A* durch übliche Verfahren zum Aufbringen von Photolacksehichten über der Struktur aufgebracht.
Anschließend wird, wie in Fig. 1C gezeigt, durch in der Photolacktechnik an sich bekannte Maskenverfahren und Belichtung eine Photolackmaske 14* in Ausrichtung mit den vertieften Bereichen 15 der Isolierschicht 13 hergestellt. Gemäß dem derzeitigen Stand der Technik liegen bei den heute üblichen Metallisierungsmustern die Breite der Leitungen und deren Abstände in der Größenordnung von 5 bis 25 Mikron, Die Vertiefungen 15 hätten dabei entsprechende Abmessungen in der Größenordnung von 5 bis 25 Mikron, Die Ausrichtung eines Photolackmusters innerhalb der vertieften Bereiche 15 wäre wegen der außerordentlich geringen Abmessungen, sehr schwierig» Um nun die Ausrichtung wesentlich zu erleichtern, wird man die Photolacklinien 14 mit geringerer Breite ausführen als die entsprechenden Vertiefungen 15. Die Photolacfclinien 14 sind vorzugsweise um etwa 1,5 bis 5 Mikron schmaler als die entsprechenden vertieften Bereiche 15,
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Entsprechend Fig. 1D wird der Photolack nunmehr zum Fließen gebracht, so daß sich die Photolacklinien 14' ausdehnen und die vertieften Bereiche 15 vollständig bedecken. Das Fließen des Photolacks kann durch die in Fig. 2 dargestellte Vorrichtung erzielt werden. Zu diesem Zweck werden die einzelnen Halbleiterplättchen 16 auf einem Träger 17 befestigt, aer über einem Vorrat eines Photolacklösungsmittels 18 angebracht ist, das unten in einem geschlossenen Tank 19 untergebracht ist. Um eine volle Zirkulation sicherzustellen, weist der Träger 17 öffnungen 20 auf, durch die die Dämpfe des Lösungsmittels in der durch Pfeile angedeuteten Richtung aufsteigen und zirkulieren können.
Das zum Fließen gebrachte Photolackmaterial ist vorzugsweise ein positiver Photolack, wie er beispielsweise in den US-Patentschriften 3 201 239, 3 046 120 und 3 666 473 beschrieben ist. Es wurde dabei festgestellt, daß derartige positive Photolacke, wenn man sie dem Dampf eines für solche Photolacke üblichen Lösungsmittels in einem geschlossenen System, wie in Fig. 2 gezeigt, aussetzt, sehr leicht fließen. Mit einem derartigen positiven Photolack läßt sich das Verfahren leicht bei Zimmertemperaturen durchführen. Eine Anzahl von Halbleiterplättchen mit der in Fig. 1C gezeigen Struktur werden, wie gezeigt, in dem vollständig allseitig geschlossenen Gehäuse gemäß Fig. 2 angebracht. In einem solchen geschlossenen System reicht der Dampfdruck des Lösungsmittels 18 aus, um im Gleichgewichtszustand eine ausreichende Menge an Lösungsmitteldämpfen zu erzeugen, wobei sich dieser Gleichgewichtszustand bei Zimmertemperatur in weniger als 3 min einstellt und damit den Photolack zum Fließen bringt.
Geeignete, in dem geschlossenen System der Fig. 2 brauchbare Lösungsmittel sind die üblicherweise für positive Photolacke gebräuchliche Lösungsmittel, wie z.B. Äther, Esther und Ketone beispielsweise Methyl oder Äthylen-Cellosolve-Azetat mit oder ohne geringfügige Mengen von Butylazetat, Glykol-Monomethylkther, Glykol-Monoäthylather und aliphatische Ketone, wie z.B.
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Methylisobuthyl-Keton oder Azeton.
Für ein bestimmtes Beispiel des hier beschriebenen Verfahrens läßt sich die Verbindung 2 im Beispiel 1 der US-Patentschrift 3 666 473 verwenden. Für diesen positiven Photolack besteht ein in dem geschlossenen System der Fig. 2 verwendbares geeignetes Lösungsmittel zu etwa 9O % aus Äthylzellosolve-Azetat und 10 % N-Buthyl-Azetat.
In dem geschlossenen System der Fig. 2 ist der Photolack nach etwa 7 min zerflossen, und es ist die in Fig. 1D gezeigte Struktur entstanden. Wird Azeton verwendet, dann läßt sich die für das Fließen des Photolacks erforderliche Zeit noch wesentlich verkürzen.
Obgleich für das Muster 14 positive Photolackmaterialien vorzuziehen sind, können auch negative Photolackmaterialien benutzt werden. Es sei dabei darauf hingewiesen, daß negative Photolacke nicht so leicht zum Fließen* zu bringen sind wie positive Photolacke. Nichtsdestoweniger lassen sich auch negative Photolacke, insbesondere dann in solchen Strukturen verwenden, bei denen die Abmessungen der Linien und demgemäß die Abmessungen der Erhebungen und Vertiefungen in den integrierten Schaltungen relativ größer sind als die besonders kleinen Abmessungen, für die positive Photolacke die besten Ergebnisse liefern. Typische negative Photolacke sind beispielsweise synthetische Harze wie z.B. Polyvenylcinnamat und Polymethylmethacrylat. Eine Beschreibung solcher synthetischer Harze und der normalerweise in Kombination mit diesen Harzen verwendeten Lichtsensibilisierungsmittel findet man in dem Buch "Light Sensitive Systems" von Jaromir Kosar, insbesondere im Kapitel 4. Solche Photolackzusammensetzungen sind beispielsweise in den US-Patentschriften 2 610 12O, 3 143 423 und 3 169 868 beschrieben. Bei solchen negativen Photolacken lassen sich in dem System gemäß Fig. 2 die für vernetzte negative Photolacke üblichen Lösungsmittel benutzen. Wie bereits erwähnt, kann bei Verwendung von negativen Photolacken
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die für ein ausreichendes Fließen zum vollständigen Ausfüllen der vertieften Bereiche zwischen den Erhebungen erforderliche Zeit erhöht werden. Ein negativer Photolack, der hier brauchbar sein sollte, ist der unter der Bezeichnung KTFR von der Kodak Corporation vertriebene Lack. Er besteht aus einer zyklischen gummiartigen Verbindung, die ein lichtempfindliches Vernetzungsmittel enthält. Zusammen mit dem negativen Photolack KTFR kann
ein Lösungsmittel aus Trichloräthylen in dem System der Fig. 2 ' benutzt werden. Vorzugsweise wird man den Dampf dadurch erzeugen, daß man das Lösungsmittel vor dem Einbringen in das System auf etwa 85 °C erwärmt, I
Als nächster Schritt werden gemäß Fig. 1E mit photolithographischen Ätzverfahren die Erhöhungen 21 in der Isolierschicht 13 . mit einem Ätzmittel für eine Einebnung der Schicht 13 abgeätzt· Beispielsweise sei angenommen, daß die Schicht 13 eine Siliciumdioxidschicht mit einer Dicke von 24 000 8 ist. Mit einer solchen Schicht erzielt man bei einer Behandlung mit einer gepufferten HF-Lösung für etwa 8 min die in Fig, 1E dargestellte Struktur,
Dann wird gemäß Fig, 1F unter Anwendung üblicher Verfahren zum Abziehen von Photolacken das Photolackmaterial 14 entfernt, so daß die im wesentlichen ebene isolierende Schicht 13 übrigbleibt. In dieser eingeebneten Schicht sind die Auswirkungen des ■ Metallisierungsmusters 12, die die unerwünschten Erhöhungen in nachfolgenden Metallisierungsebenen und Ebenen aus Isolier- : material erzeugten, beseitigt* Dieses Verfahren zum Einebnen läßt sich, auch beim Entfernen von Erhöhungen in Isoliermaterialien, die sich aufgrund- weiterer Metallisierungsebenen ergeben haben, ebenso anwenden.
In der Struktur gemäß Fig, 1F ist es dann auch noch möglich, durch1 die Isolierschicht 13 ein durchgehende Bohrungen nach den darunterliegenden Leitungszügen des Metallisierungsmusters 12 herzustellen, ohne daß dabei irgendwelche unerwünschte Einflüsse
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auftreten können, die solche Erhöhungen auf die Bildung von Bohrungen haben, wie dies beispielsweise in der US-Patentschrift 3 804 738 dargestellt ist.
Beispielsweise wird gemäß Fig. 1G für die Herstellung einer durch die Isolierschicht 13 nach der Leitung 12' durchgehenden Bohrung eine weitere Photolackmaske aufgebracht. Die öffnung 23 in der Photolackmaske weist seitliche Abmessungen auf, die vorzugsweise etwas größer sind als die Abmessungen der Leitung 121.
Anschließend wird gemäß Fig. 1H mit einem photolithographischen Ätzverfahren, beispielsweise mit einem Ätzmittel wie gepufferte Fluorwasserstoffsäure durch den eingeebneten Abschnitt der Isolierschicht 12' eine durchgehende Bohrung 24 hergestellt. Wird dann anschließend die nächste Metallisierungsebene 25 auf der Isolierschicht 13 aufgebracht, dann erstreckt sich ein Teil der Metallisierung 26 durch die Bohrung 24 und stellt einen Kontakt mit der Leitung 12" her.
Wie bereits angedeutet, läßt sich das Verfahren gemäß der vorliegenden Erfindung auch für das Einebenen von Isolierschichten verwenden, die sowohl die Oberfläche als auch die Seiten einer Mesastruktur isolieren oder mit Halbleitermaterial ausgefüllte Vertiefungen in dielektrisch isolierten integrierten Schaltungen bedecken. Solche Strukturen bestehen aus mit Halbleitermaterial gefüllten Vertiefungen oder aus Halbleitermaterial bestehenden Erhebungen, die an den Seiten durch ein Muster von Kanälen begrenzt sind, über der Oberfläche solcher Vertiefungen wird für eine elektrische Isolation der Oberfläche und in den die Vertiefungen umgebenden Kanälen für eine in seitlicher Richtung wirkende dielektrische Isolation in diesen Vertiefungen eine elektrisch isolierende Schicht niedergeschlagen.
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Selbstverständlich sollte dabei klar seinf daß sich die vorliegende Erfindung mit Vorteil zum Einebenen derartiger niedergeschlagener Isolierschichten bei jeder Struktur dieser Art anwenden läßt« Die Fign. 3A bis 3J dienen der weiteren Erläuterung dieser Ausführungsform. In dieser Ausführungsform ist ein Verfahren zum Herstellen planarer, dielektrisch isolierter Strukturen gemäß der vorliegenden Erfindung dargestellt, wobei sich der weitere Vorteil ergibt, daß eine Beschädigung der Ränder der isolierten Halbleiterbereiche während der verschiedenen photolithographischen Ätzschritte beim Herstellen der dielektrischen Isolation und bei der Herstellung von Bereichen unterschiedlichen Leitungstyps verhindert wird. In Fig. 3A ist eine Halbleiterstruktur gezeigt, wie sie durch in der Herstellung integrierter Schaltungen übliche Verfahren erzeugt ist, wie sie beispielsweise in der US-Patentschrift 3 539 876 beschrieben sind. Diese Struktur besteht aus einem Substrat 30 mit einer Dicke von 0,381 mm und trägt eine N-Epitaxialschicht 31 mit einer Dicke von 2 Mikron. An der Trennfläche zwischen Substrat 30 und epitaxial aufgewachsener Schicht 31 befindet sich eine N+leitende Zone 32 und eine P+leitende Zone 33,
Anschließend wird gemäß Fig. 3B ein aus Kanälen 34 bestehendes Muster durch die epitaxiale Schicht 31 hindurch gebildet und damit wird eine Anzahl von erhabenen (mesa-förmigen) N-leitenden Halbleiterbereichen 35 gegeneinander isoliert. In der dargestellten Struktur sind die Halbleiterbereiche 35, die hier als Mesastruktur dargestellt sind, aus Silicium und die Passivierungs- oder Schutzschicht besteht aus einer Siliciumnitridschicht 36, die mit den Oberflächen der Mesabereiche 35 durch eine Schicht 37 aus thermisch erzeugtem Siliciumdioxid verbunden ist. Zunächst werden durch photolithographische Ätzverfahren unter Verwendung einer Maske aus Siliciumdioxid und eines Ätzmittels, wie z.B. heißer Phosphorsäure, die selektiv Siliciumnitrid ätzt, durch die Siliciumnitridschicht 36 Bohrungen oder öffnungen 38 hergestellt. Anschließend werden unter Verwendung der Siliciumnitridschicht
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36 als Maske Öffnungen 39 durch die Siliciumdioxidschicht 37 mit einem Ätzmittel geätzt, das selektiv nur Siliciumdioxid angreift. Ein für diesen Zweck brauchbares Ätzmittel ist gepufferte Flußsäure. Während thermisches Oxid abgeätzt wird, wird ebenfalls pyrolithisches Siliciumdioxid entfernt.
Bei diesem Verfahrensstand werden unter Verv/endung der aus Schichten 36 und 37 bestehenden zusammengesetzten Maske die Kanäle 34 mit einem selektiv Silicum angreifenden Ätzmittel in der Siliciumschicht ausgeätzt. Ein dafür geeignetes Ätzmittel ist eine wässrige Salpetersäure-Flußsäurelösung aus 500 Volumteilen 70 %iger Salpetersäure, 500 Teilen mit Jod gesättigter Salpetersäure, 14 Teilen 40 %iges Ammoniumfluorid, 2 Teilen 49 %ige Flußsäure und 5 Teilen 98 %ige Essigsäure, Mit diesem Ätzmittel werden die Kanäle 34 gebildet und der Ätzvorgang wird so lange fortgesetzt, bis die Siliciumdioxidschicht 37 an den Punkten 40 unterätzt ist, wo die aus Silicium bestehenden Mesas an der Oberfläche der Struktur an den Kanälen 34 anstoßen.
Es sei hier darauf hingewiesen, daß man anstelle der durch die
beiden Schichten 37 und 36 gebildeten Maske jede Schicht aus Isoliermaterial als Maske verwenden kann, die beim Bilden der Kanäle 34 als Ätzsperre dient«
Anschließend wird gemäß Fig. 3C eine weitere Schicht 41 aus einem für die Ätzmittel für die Schicht 37 ätzresistenten Material auch auf den Oberflächen der Kanäle 34 niedergeschlagen. In diesen Kanälen werden Abschnitte 41' der Schicht 41 unterhalb der Schicht 37 in den unterschnittenen Bereichen 4O abgelagert. Im vorliegenden Fall, bei dem die Schicht 37 aus Siliciumdioxid besteht, besteht die Schicht 41 vorzugsweise aus Siliciumnitrid und insbesondere dabei aus Siliciumoxinitrid, das eine bessere Verträglichkeit mit Siliciumoberflächen zeigt als Siliciumnitrid. Das Siliciumoxinitrid hat eine Stärke von etwa 1500 8 und kann in üblicher Weise durch Niederschlag aus ! der Dampfphase oder durch Kathodenzerstäubung aufgebracht wer-
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den. Die Schicht 41, insbesondere die die Seitenwände der Kanäle bedeckenden Abschnitte und auch die Abschnitte 41' schützen die Mesas 35 gegen jede seitliche Beschädigung oder jegliches Anätzen, wenn anschließend zum Einführen von Storelementen bei der Bildung der verschiedenen Bereiche für die Bauelemente innerhalb der Mesas 35 Teile der Schicht 37 entfernt werden. Dies wird anschließend noch beschrieben.
Anschließend wird eine Schicht 42 aus einem elektrisch isolierenden Material, das die seitliche dielektrische Isolation innerhalb der Kanäle 34 liefern soll, bis zu einer Stärke in der Größenordnung von 1,2 Mikron aufgebracht, was zum Ausfüllen der Kanäle ausreicht. Diese Schicht 42 wird auch über der Oberfläche der Struktur niedergeschlagen. Die auf der Oberfläche der Schicht 42 liegenden Teile ergeben die erhöhten Abschnitte 42'. Hierbei besteht die Isolierschicht 42 aus Siliciumdioxid. In dem vorliegenden Fall, bei dem sowohl die in den Kanälen liegende dielektrische Isolationsschicht 42 und die über der Oberfläche der Siliciummesas liegende Isolationsschicht, beispielsweise die Siliciumdioxidschicht 37 aus dem gleichen Material bestehen, ergibt sich, daß durch die Bildung einer ätzresistenten Schicht unterhalb der Schicht 41' an den Kanalwänden ein Ätzen in seitlicher Richtung verhindert wird. Wenn man andererseits die Schicht 37 von Teilen der Struktur entfernt, dann kann das Ätzmittel für die Schicht 37 außerdem Teile der dielektrischen Isolationsschicht 42 in den Kanälen abätzen, so daß damit die Seitenwände der Siliciummesas 35 freigelegt werden.
Selbst wenn man für die Schicht 42 ein anderes Material verwendet als für die Schicht 37, jedoch ein solches, das durch das Ätzmittel für Schicht 37 angegriffen würde, würde die Schicht 41, die die Kanäle auskleidet, immer noch ihre Schutzfunktion erfüllen.
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Gemäß Fig. 3E werden die erhöhten Abschnitte 42" unter Verwendung eines Photolackmaskenverfahrens entfernt, d.h. ein Photolack oder Photoresistmaterial wird über die gesamte Struktur gelegt.
Als nächstes wird, wie in Fig. 3F gezeigt, als Maske ein Photolackmuster 44 gebildet, das mit den tiefliegenden Abschnitten der Isolierschicht 42 in der Weise ausgerichtet ist, wie dies im Zusammenhang mit Fig. 1C beschrieben wurde. Wie in der bereits zuvor beschriebenen Ausführungsform wird zur Erleichterung der Ausrichtung zwischen dem Photolackmuster 44 und den tiefer liegenden Bereichen das Photolackmuster 44 mit Linien aufgebracht, die schmaler sind als die entsprechenden tiefliegenden Bereiche.
Unter Verwendung des zuvor in Zusammenhang mit Fig. 2 beschriebenen Verfahrens zerfließt der Photolack, wodurch sich die das Photolackmuster 44 bildenden Linien ausdehnen und die tiefliegenden Bereiche der Isolierschicht 42 vollständig bedecken, wie dies in Fig. 3G gezeigt ist.
Gemäß Fig. 3H werden mittels photolithographischer Ätzverfahren die erhöhten Abschnitte 42' der Schicht 42 mit einem für Siliciumdioxid geeigneten Ätzmittel entfernt, wodurch die Siliciumoxidnitridschicht 41 an der Oberfläche der Struktur freigelegt und die gesamte Struktur im wesentlichen eingeebnet wird. Ein zum Entfernen des Siliciumdioxids ohne Beeinträchtigung der Siliciumoxinitridschicht 41 geeignetes Ätzmittel ist die auch für Siliciumdioxid brauchbare gepufferte Flußsäure. Nach Entfernen der Erhöhungen 42' wird das Photolackmuster 44 entfernt, so daß man die in Fig. 3H gezeigte Struktur erhält.
Anschließend wird die Oberfläche der Struktur für das selektive Einführen von den Leitungstyp bestimmenden Störelementen in einigen der Mesas 35 vorbereitet. Zunächst müssen die auf der Oberfläche der Struktur freiliegenden Bereiche der Schicht 41
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entfernt werden, worauf die darunterliegende Schicht 36 entfernt wird, so daß man die in Fig. 31 gezeigte Struktur erhält. Besteht die Schicht 41 aus Siliciumoxinitrid und die darunterliegende Schicht 36 aus Siliciumnitrid, dann lassen sich die beiden Schichten durch eine Behandlung mit einem Ätzmittel wie heißer Phosphorsäure oder einem heißen Phosphorsalz entfernen. Dabei sei angemerkt, daß sich die Schichten 41 und 36 ohne der Beeinträchtigung der unter der Schicht 37 liegenden Siliciumdioxidschicht oder der in den Kanälen 34 liegenden, aus Siliciumdioxid bestehenden dielektrischen Isolationsschicht 42 entfernen lassen.
Mit der in Fig. 31 gezeigten Struktur können nunmehr aktive Störelemente in ausgewählte Mesas 35 einfach dadurch eingebracht werden, daß man die die Mesas 35 bedeckende Siliciumdioxidschicht 37 entfernt und die Störelemente entweder durch Diffusion oder Ionenimplantation in den freigelegten Mesabereich einbringt.
In der in Fig. 3J gezeigten Darstellung ist eine aus Photolack bestehende Sperrmaske 45 aufgebracht worden. Zur Definition eines P-leitenden Bereiches, der durch Einführung von Störelementen in den N-leitenden Mesabereich 35' gebildet wird, ist lediglich eine Sperrmaske erforderlich. Nach Bildung dieser Sperrmaske 45 wird die freiliegende Siliciumdioxidschicht 37 innerhalb der öffnung 46 der Sperrmaske 45 dadurch entfernt, daß man ein Ätzmittel für Siliciumdioxid, beispielsweise gepufferte Flußsäure, auf die Struktur einwirken läßt.
Das dieses Ätzmittel die Siliciumoxinitridschicht 41 und insbesondere die Bereiche 41* der Siliciumnitridschicht, die unter den unterschnittenen Teilen der entfernten Schicht 37 liegen, nicht angreift, sind die Seitenwände des Mesabereichs 35 der gepufferten Flußsäure nicht ausgesetzt und bleiben bedeckt. Selbst wenn, wie dies in Fig. 3J gezeigt ist, Teile der seitlichen, aus Siliciumdioxid bestehenden Isolationsbe-
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reiche 42 an den Punkten 47 durch die gepufferte Flußsäure angegriffen werden, verhindern doch die aus Siliciumoxinitrid bestehenden Wände 41, daß die Seiten des Siliciummesabereichs 35' freigelegt werden. Wenn z.B. ein P-leitendes Störelement, wie z.B. Bor zur Bildung der Zone 48 eingeführt wird, gelangt dieses Störelement doch nicht in die Seitenwände des aus Silicium bestehenden Mesabereichs 35'. Damit wird aber eine ganz bestimmte Schwierigkeit, die ganz spezifisch das Einbringen eines Störelementes bei unterschnittener Oxid- oder Dielektrikumisolation betrifft, vermieden, da bei diesen Verfahren das Störelement dazu neigt, von der freiliegenden Oberfläche längs der Seitenwände der Struktur tiefer einzudringen. In der vorliegenden Struktur wird das P-leitende Störelement im wesentlichen gleichförmig bis zu einer gleichmäßigen Tiefe in den Mesabereich 35' eindringen.
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Claims (5)

  1. PATENTANSPRÜCHE
    Verfahren zum Herstellen einer Photolackmaske auf einer Oberfläche eines Substrates mit einem Muster von erhabenen Bereichen und einem entsprechenden komplementären Muster von vertieften Bereichen, gekennzeichnet durch folgende Verfahrensschritte:
    - Herstellen eines mit dem Muster von vertieften Bereichen ausgerichteten Photolackmusters, dessen seitliche Abmessungen geringer sind, als die seitlichen Abmessungen der vertieften Bereiche und
    - Zerfließenlassen des aus Photolack bestehenden Musters bis zum vollständigen Bedecken und damit Maskieren der vertieften Bereiche.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Zerfließen des Photolackmusters durch eine Behandlung mit einem Lösungsmittel für den Photolack erzielt wird.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Photolackmuster für das Zerfließen dem Dampf eines Lösungsmittels ausgesetzt wird.
  4. 4. Anwendung eines Verfahrens gemäß Anspruch 1 zum Einebnen einer überfläche einer integrierten Schaltung, dadurch gekennzeichnet, daß die einzuebnende Oberfläche mit ihrem Muster von erhabenen Bereichen und ihrem komplementären Muster von vertieften Bereichen zunächst mit einer Photolackschicht überzogen wird, die zur Bildung eines Photolackmusters in den vertieften Bereichen nach entsprechender Belichtung und Entwicklung in den erhabenen Bereichen von diesen vollständig und aus den vertieften Bereichen an am Rande belichteten und entwickelten Bereichen entfernt wird,
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    daß anschließend das unbelichtete Photolackmuster zum
    Zerfließen gebracht wird und damit die vertieften Bereiche vollständig maskiert werden, daß anschließend
    die erhabenen Bereiche bis auf die Tiefe der vertieften j
    Bereiche abgetragen und anschließend des Photolackmuster ; entfernt wird. j
  5. 5. Verfahren nach Anspruch 1 bis 4, dadurch gekennzeichnet,
    daß die Substratoberfläche bzw. die einzuebende Fläche
    der integrierten Schaltung aus einem elektrisch isolierenden Material besteht.
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    Lee rl'e i t e
DE19752525224 1974-06-17 1975-06-06 Verfahren zum Herstellen von ebenen Oberflächen bei integrierten Schaltungen durch Verwendung selektiver Photolackmasken Expired DE2525224C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/480,086 US3976524A (en) 1974-06-17 1974-06-17 Planarization of integrated circuit surfaces through selective photoresist masking
US48008674 1974-06-17

Publications (3)

Publication Number Publication Date
DE2525224A1 true DE2525224A1 (de) 1976-01-02
DE2525224B2 DE2525224B2 (de) 1977-01-27
DE2525224C3 DE2525224C3 (de) 1977-09-15

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2723944A1 (de) * 1976-06-30 1978-01-05 Ibm Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2723944A1 (de) * 1976-06-30 1978-01-05 Ibm Anordnung aus einer strukturierten schicht und einem muster festgelegter dicke und verfahren zu ihrer herstellung

Also Published As

Publication number Publication date
NL7507116A (nl) 1975-12-19
DK138770C (de) 1979-04-02
BR7503802A (pt) 1976-07-06
JPS516677A (en) 1976-01-20
SE397436B (sv) 1977-10-31
DE2525224B2 (de) 1977-01-27
IT1037479B (it) 1979-11-10
JPS5342674B2 (de) 1978-11-14
FR2275026B1 (de) 1977-07-08
US3976524A (en) 1976-08-24
DK138770B (da) 1978-10-23
GB1452717A (en) 1976-10-13
SE7506314L (sv) 1975-12-18
AU8058775A (en) 1976-11-04
CA1030666A (en) 1978-05-02
ZA752593B (en) 1976-11-24
FR2275026A1 (fr) 1976-01-09
CH578252A5 (de) 1976-07-30
ES438482A1 (es) 1977-02-01
DK270875A (de) 1975-12-18

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