DE2459808A1

DE2459808A1 - ELECTRIC INVERTER

Info

Publication number: DE2459808A1
Application number: DE19742459808
Authority: DE
Inventors: Brian John Chalmers; John Philip Gibson
Original assignee: CAV Ltd
Current assignee: CAV Ltd
Priority date: 1973-12-22
Filing date: 1974-12-18
Publication date: 1975-07-03
Also published as: FR2255738A1; JPS5096831A

Description

NACHQEREIOHTNACHQEREIOHT

COHAUSZ & FLORACKCOHAUSZ & FLORACK

PATENTANWALTS BÜRO Q / r Q Q i~) QPATENT AGENCY OFFICE Q / r Q Q i ~) Q

D-4 DÜSSELDORF · SCHUMANNS-TR. 97 i H O J O UD-4 DÜSSELDORF · SCHUMANNS-TR. 97 i H O J O U

PATENTANWÄLTE:
Dipl.-Ing. W. COHAUSZ · Dipl.-Ing. W. FLORACK · Dipl.-Ing. R. KNAUF · Dr.-Ing., Dipl.-Wirtsch.-Ing. A. GERBER · Dipl.-Ing. H. B. COHAUSZPATENT LAWYERS:
Dipl.-Ing. W. COHAUSZ Dipl.-Ing. W. FLORACK Dipl.-Ing. R. KNAUF Dr.-Ing., Dipl.-Wirtsch.-Ing. A. GERBER Dipl.-Ing. HB COHAUSZ

G.A.V. LimitedG.A.V. Limited

Well StreetWell Street

GB-Birmingham 17· Dezember 1974GB-Birmingham December 17, 1974

Elektrischer InverterElectric inverter

Die Erfindung betrifft einen elektrischen Inverter.The invention relates to an electrical inverter.

Ein Inverter gemäß der Erfindung ist gekennzeichnet durch eine positive und negative Stromleitung, einen ersten und einen zweiten Thyristor, deren Anoden mit der positiven Leitung und deren Kathoden jeweils mit den Anoden eines dritten bzw. vierten Thyristors verbunden sind, deren Kathoden mit der negativen Leitung verbunden sind, einen kommutierenden Kondensator, der zwischen die Anoden des dritten und vierten Thyristors geschaltet ist, und eine Zündschaltung, die Torsignaie zu dem ersten, vierten, dritten und zweiten Thyristor in dieser Seihenfolge liefert, wobei die Torsignale, die dem ersten und vierten Thyristor zugeleitet Werden, im wesentlichen zur gleichen Zeit wie der Beginn des Torsignals zum dritten Thyristor aufhören und die dem zweiten und dritten Thyristor zugeleiteten Torsignale im wesentlichen zur gleichen Zeit wie der Beginn des Torsignals zum ersten Thyristor aufhören.An inverter according to the invention is characterized by a positive one and negative power line, first and second thyristors, their anodes with the positive line and their cathodes, respectively are connected to the anodes of a third and fourth thyristor, the cathodes of which are connected to the negative line, one commutating capacitor connected between the anodes of the third and fourth thyristor is connected, and an ignition circuit that Torsignaie to the first, fourth, third and second thyristor in this Sequence supplies, with the gate signals that the first and fourth Thyristor are fed essentially at the same time as the beginning of the gate signal to the third thyristor stop and the dem second and third thyristor applied gate signals substantially at the same time as the beginning of the gate signal to the first thyristor stop.

Jedes Torsignal kann ein Gleichstrom oder eine Kette Impulse sein. Wenn mit einer Kette an Impulsen gearbeitet wird, hat der erste Impuls vorzugsweise eine größere Amplitude und/oder Dauer als die verbleibenden Impulse in der Kette.Each gate signal can be a direct current or a chain of pulses. When working with a chain of pulses, the first pulse preferably has a greater amplitude and / or duration than the remaining ones Impulses in the chain.

Die Erfindung ist nachstehend an Hand der Zeichnungen näher erläutert. In den Zeichnungen sind:The invention is explained in more detail below with reference to the drawings. In the drawings are:

Fig. 1 ein Schaltbild, das ein Ausführungsbeispiel der Erfindung darstellt,Fig. 1 is a circuit diagram illustrating an embodiment of the invention,

----- 509827/062 U ----- 509827/062 U

Wa/Ti - 2 -Wa / Ti - 2 -

Fig. 2 eine Darstellung der Torsignale, die an die Thyristoren in dem in Fig. 1 gezeigten Schaltbild angelegt werden,Fig. 2 is a representation of the gate signals to the thyristors in be applied to the circuit diagram shown in Fig. 1,

Pig. 3 die Darstellung einer Dreiphasen-Variante der in Pig. 1 gezeigten Schaltung undPig. 3 shows a three-phase variant of the Pig. 1 shown Circuit and

Fig. 4 sin Schaltbild, das eine Ausführung einer Zündungssteuerschal tung für die in Pig. 3 gezeigte Anordnung darstellt.Fig. 4 is a circuit diagram showing an embodiment of an ignition control circuit tion for those in Pig. 3 illustrates the arrangement shown.

Gemäß Fig. 1 sind eine positive und eine negative Stromleitung 11, 12 vorgesehen. Mit der Leitung 11 sind die Anoden zweier Thyristoren 13, 14 verbunden, deren Kathoden jeweils mit den Anoden zweier Thyristoren 15» 16 verbunden sind, deren Kathoden wiederum mit der Leitung 12 verbunden sind. Die Anoden der Thyristoren I5, 16 sind durch eine Seihenschaltung miteinander verbunden, zu der ein kommutierender Kondensator 17 und ein Induktor 18 gehören, und die Anoden-Kathoden-Wege der Thyristoren I4» 16 sind zu den Kathoden-Anoden-Wegen der Dioden 189 bzw. 20 parallelgeschaltet. Eine Last 21, die vom Inverter zu speisen ist, ist zwischen die Anode des Thyristors 16 und einen Anschluß geschaltet, der unter einer Spannung steht, die zwischen den Spannungen an den Leitungen 11, 12 liegt.According to Fig. 1, a positive and a negative power line 11, 12 provided. The anodes of two thyristors 13, 14 are connected to the line 11, the cathodes of which are each connected to the anodes of two thyristors 15 »16 are connected, the cathodes of which are in turn connected to line 12. The anodes of the thyristors I5, 16 are through a series connection connected to one another, to which a commutating Capacitor 17 and an inductor 18 include, and the anode-cathode paths the thyristors I4 »16 are to the cathode-anode paths of the Diodes 189 and 20 connected in parallel. A load 21 to be fed from the inverter is between the anode of the thyristor 16 and a Connected terminal, which is under a voltage which is between the voltages on the lines 11, 12.

Im Betrieb ist es zweckmäßig, einen Punkt im Arbeitsablauf zu betrachten, der am linken Bnde in Pig. 2 gezeigt ist. Torsignale werden den Thyristoren I4 und 15- zugeleitet, und damit wird der Kondensator I7 geladen, wobei dessen rechte Platte positiv nnd dessen linke Platte negativ sind. An irgendeinem Punkt im Arbeitsablauf werden die Torsignale von den Thyristoren I4 und I5 abgenommen, und nach einer kurzen Verzögerung D1 wird Torstrom dem Thyristor 13· zugeleitet, so daß der Kondensator I7 den Thyristor I4 kommutiert. Der Thyristor 16,wird nach einer Gesamtverzögerung D2. gezündet, die größer als die Verzögerung D1 ist, und der Kondensator 17 wird nun durch Strom geladen, der durch die Thyristoren 13 und 16 fließt. Die Zündsteuerschaltung stellt ferner eine weitere Verzögerung D.3 ein, wie das in Pig. 2 dargestellt ist, und innerhalb dieser Zeit D3 können die Thyristoren I4 und I5 nicht erneut gezündet werden. Der Zweck dieser Verzögerung D 3 besteht darin, daß sichergestellt wird, daß zwei Kommutationen nicht.In operation, it is useful to consider a point in the work flow, the one on the left in Pig. 2 is shown. Gate signals are the Thyristors I4 and 15- fed, and thus the capacitor I7 is charged, where its right plate is positive and its left plate is positive are negative. At some point in the workflow the gate signals removed from thyristors I4 and I5, and after a short Delay D1, gate current is fed to the thyristor 13 · so that the capacitor I7 commutates the thyristor I4. The thyristor 16 is after a total delay D2. ignited, which is greater than the delay D1, and the capacitor 17 is now charged by current that through the thyristors 13 and 16 flows. The ignition control circuit provides also a further delay D.3, like that in Pig. 2 shown is, and within this time D3 the thyristors I4 and I5 cannot be re-ignited. The purpose of this delay D 3 is in ensuring that two commutations are not.

982 7/0624982 7/0624

zu nahe "beieinander erfolgen können. An einem späteren Punkt im Arbeitsablauf hören die Torimpulse» zu den Thyristoren 13 und 16 auf, und dann wird nach einer weiteren kurzen Verzögerung D1 der Thyristor 15 gezündet, und daran schließt sich ein Zünden des Thyristors I4 an» und zwar nach einer Gesamtverzögerung D2. Bas Arbeitsspiel geht dann weiter.too close "together. At a later point in the workflow stop the gate impulses »to the thyristors 13 and 16, and then, after a further short delay D1, the thyristor 15 is triggered, and this is followed by the triggering of the thyristor I4 » after a total delay D2. Bas work cycle then goes Further.

Die Verzögerung BI ist kurz, und sie ist vorgesehen, um ganz sicher zu gehen, daß das Torsignal am Thyristor I5 entfernt ist, ehe das Torsignal zum Thyristor I3 geliefert wird, und damit wird in gleicher Weise das Torsignal vom Thyristor I3 entfernt, ehe das Torsignal an den Thyristor 15 geschickt wird. Eine typische Zeitdauer für diese Verzögerung liegt in der Größenordnung von 40 HikroSekunden. Für praktische Zwecke kann gesagt werden, daß die an den Thyristor I5 angelegten Torsignale im wesentlichen zur gleichen Zeit enden wie das Torsignal, das dem Thyristor I3 zuzuwandern beginnt, und später im Arbeitsspiel endet das dem Thyristor I3 zugeschickte Torsignal im wesentlichen zur gleichen Zeit, zu der die Torsignale beginnen, die dem Thyristor 15 zugeleitet werden. Diese Anordnung unterscheidet sich klar von bekannten Invertern, bei denen or sehr kurze Torsignale den Thyristoren I3 und 15 zugeleitet werden, so daß in Fig. 2 die dem Thyristor I3 zugeleiteten Torsignale erheblich vor dem Beginn des Torsignals zum Thyristor 15 enden, und entsprechend endet natürlich das dem Thyristor I5 zugeleitete Torsignal erheblich vor Beginn eines Torsignals zum Thyristor 13. Die dargestellte Anordnung hat den Vorteil, daß keine getrennten Bauteile benötigt werden, um sicherzustellen, daß der Kondensator 17 in der richtigen Weise geladen wird, wenn der Inverter zum erstenmal eingeschaltet wird. Wenn der Inverter ferner gedrosselt wird, wird der Kondensator I7 geladen gehalten, ao daß keine Kommutationsprobleme entstehen, wenn der Inverter wieder zu arbeiten anfängt.The BI delay is short and it is designed to be completely safe to go that the gate signal at thyristor I5 is removed before the gate signal is supplied to the thyristor I3, and thus is in the same way removed the gate signal from the thyristor I3 before the gate signal to the Thyristor 15 is sent. A typical length of time for this delay is on the order of 40 microseconds. For practical Purposes can be said that the gate signals applied to the thyristor I5 end essentially at the same time as the gate signal that the thyristor I3 begins to migrate, and ends later in the working cycle the gate signal sent to the thyristor I3 essentially for at the same time as the gate signals that are sent to thyristor 15 be forwarded. This arrangement clearly differs from known inverters, in which or very short gate signals the thyristors I3 and 15 are fed, so that in Fig. 2 the thyristor I3 fed Gate signals end well before the start of the gate signal to thyristor 15, and of course that ends correspondingly to thyristor I5 supplied gate signal well before the start of a gate signal to the thyristor 13. The arrangement shown has the advantage that no separate Components are needed to ensure that capacitor 17 is properly charged when the inverter is first used is switched on. If the inverter is further throttled, the capacitor I7 is kept charged so that no commutation problems occur when the inverter starts working again.

In Fig. 3 ist eine Dreiphasen-Variante der in Fig. 1 gezeigten Anordnung dargestellt, und die drei Phasen sind mit den gleichen Bezugszahlen wie in Fig. 1 bezeichnet worden, jedoch mit den angefügten Buchstaben a, b bzw. c. Die Zündungsschemen, die den drei Phasen zugeordnet sind, haben die in Fig. 2 gezeigte Form, überlappen sich aber natürlich.FIG. 3 shows a three-phase variant of the arrangement shown in FIG and the three phases have been given the same reference numerals as in Fig. 1, but with the appended letters a, b and c. The ignition schemes assigned to the three phases are, have the shape shown in Fig. 2, but of course overlap.

- 4 SO 9827/0624 - 4 SO 9827/0624

In einem typischen Anwendungsfall handelt es sich bei der Last um einen Motor, und der Welle des Motors sind drei Wandler zugeordnet, um binäre Ausgänge zu erzeugen, die typischerweise die in der folgenden Tabelle angegebene Form haben.In a typical application, the load is a motor and there are three transducers associated with the shaft of the motor, to generate binary outputs, typically those in the following The form indicated in the table.

56O°(O°)56O ° (E °)

Wellen winkelWaves angle aAaA 0*0 * 11 60°60 ° 11 120°120 ° 11 180°180 ° 00 240°240 ° 00 300°300 ° 00 Phasephase BB. 00 00 11 11 11 00 Phasephase CC. 11 00 00 00 11 11 Phasephase

Diese Signale können verwendet werden, um das Zünden der Thyristoren auf verschiedene Weise zu steuern, in dem in Fig. 4 gezeigten Ausführungsbeispiel sind jedoch Anschlüsse Δ, B, C vorgesehen, die die binären Ausgänge in bezug auf die drei Phasen erhalten, wie das in der Tabelle angegeben ist. Der Anschluß A ist mit einer bistabilen Schaltung 31a verbunden, die einen Ausgang an einer Leitung 32a und einen Ausgang an einer Leitung 33^a liefert, wobei der Ausgang an der Leitung 33a die Umkehrung des Ausgangs an der Leitung 32a ist. Der bistabilen Schaltung 31a sind vier IfUD-Torschaltungen zugeordnet, die Ausgänge zu Zündschaltungen liefern, die den Thyristoren 15^a» 14a, i6a bzw. 13a zugeordnet sind, wie das in Fig. 4 dargestellt ist. In der dargestellten Anordnung haben die Zündungsimpulse eine kontinuierliche Form,die Impulse selbst können jedoch Impulsform haben, wobei der erste Impuls eine höhere Amplitude und/oder eine größere Länge im Vergleich zu den übrigen Impulsen hat.These signals can be used to control the triggering of the thyristors in various ways, but in the embodiment shown in FIG given in the table. The terminal A is connected to a bistable circuit 31 which provides an output on a line 32a and an output on a line 33 ^a, the output on line 33a, the inversion of the output on the line 32a. The bistable circuit 31a are associated with four IfUD gate circuits which provide outputs to ignition circuits, which, as shown in Fig. 4 the thyristors 15 ^a '14a, and 13a are assigned i6a. In the arrangement shown, the ignition pulses have a continuous shape, but the pulses themselves may have a pulse shape, the first pulse having a greater amplitude and / or a greater length compared to the remaining pulses.

Die UND-Torschaltungen, die den Thyristoren 15a und 14a zugeordnet sind, erhalten einen Eingang von der Leitung 3²a, und die UND-Torschaltungen, die den Thyristoren 16a und 13a zugeordnet sind, erhalten einen Eingang von der Leitung 33a. Der Anschluß A ist ferner mit einer ausschließlichen ODER-Torschaltung 34a verbunden, die einen Eingang von der Leitung 33a erhält und einen Ausgang über eine NUEfD-Torschaltung einem Verzögerungsnetzwerk 36 zuleitet, das drei Ausgangsleitungen 37, 38 und 39 hat. Die Leitung 37 liefert einen Eingang zu den UIID-Torschaltungen, die den Thyristoren 15a und 13a zugeordnet sind, und dieThe AND gates associated with thyristors 15a and 14a receive an input from line 3 ² a, and the AND gates associated with thyristors 16a and 13a receive an input from line 33a. Terminal A is also connected to an exclusive OR gate circuit 34a which receives an input from line 33a and supplies an output via a NUEfD gate circuit to a delay network 36 which has three output lines 37, 38 and 39. Line 37 provides an input to the UIID gates associated with thyristors 15a and 13a and the

- 5 509827/0624 - 5 509827/0624

Leitung 38 liefert einen Eingang zu den TOD-Torschaltungen, die den Thyristoren 14a und 16a zugeordnet sind.Line 38 provides an input to the TOD gates that control the Thyristors 14a and 16a are assigned.

Die Anschlüsse B und C haben entsprechende Sätze an Bauteilen, die ihnen zugeordnet sind, wie das in Pig. 4 gezeigt ist, wobei die HUND-Torschaltung 35, das Verzögerungsnetzwerk 36 und die Leitungen 37» 38 und 39 den drei Phasen gemeinsam zugeorndet sind. Die Leitung 39 ist mit den drei bistabilen Schaltungen 3"Ia, 31b, 31c verbunden und kann die Schaltungen außer Funktion setzen, und zwar in einer noch zu beschreibenden Weise.Ports B and C have corresponding sets of components that assigned to them, like the one in Pig. 4 is shown, the DOG gate 35, the delay network 36 and the lines 37 »38 and 39 are assigned to the three phases together. The line 39 is connected to the three bistable circuits 3 ″ Ia, 31b, 31c and can disable the circuits in a manner to be described.

TJm die Arbeitsweise der Anordnung zu verstehen, reicht es aus, die Phase A zu betracheten, weil die Arbeitsweise der anderen beiden Phasen ohne weiteres von einem Verständnis der Arbeitsweise der Phase A abgeleitet werden kann. Es sei ein Punkt bei beispielsweise 359 der Wellendrehung betrachtet. An diesem Punkt führen die Leitungen 33a, 37 und 38 eine binäre 1, und die Leitungen 32a und 39 führen eine binäre 0. Die Leitung 38 setzt in diesem Stadium die bistabilen Schaltungen außer Punktion, und wie zu sehen ist, erhalten die UND-Torschaltungen, die den Thyristoren I3 und 16 zugeordnet sind, beide binäre Einsen an ihren Eingängen, so daß die Tore der Thyristoren I3 und 16 Signale erhalten, wie das in Pig. 2 dargestellt ist. Mit dem Durchlaufen des 0 Punkts durch die Welle geht der Anschluß A von der binären 0 auf die binäre 1 über, so daß das Tor 34a die gleichen Eingänge hat und einen Ausgang erzeugt, der durch die Torschaltung 35 dem Verzögerungsnetzwerk 36 zugeleitet wird. Ein Triggern des Verzögerungsnetzwerks 36 treibt die Leitungen 37 und 38 auf eine binäre 0 und die Leitung 39 auf eine binäre 1, um damit die bistabile Schaltung 3Ia zu triggern, so daß die Leitungen 32a bzw. 33a unter einer binären 1 bzw. binären 0 stehen. Die bistabilen Schaltungen 31a, 31b und 31c werden dann außer Punktion gesetzt. Wie zu sehen ist, ist die einzige Leitung, die den Thyristoren 13a, 14a» 15a und I6a zugeordnet ist und die nun eine, binäre 1 führt, die Leitung 3²a, und keiner der Thyristoren erhält Torstrom. Dieser Zustand bleibt -während der Verzögerungszeit D1 bestehen, und am Ende der Verzögerungszeit DI wird die Leitung 37 binär 1, so daß der Thyristor 15a Torstrom erhält, ITach einer weiteren Verzögerung, die insge-In order to understand the operation of the arrangement, it is sufficient to consider phase A because the operation of the other two phases can readily be derived from an understanding of the operation of phase A. Consider a point at, for example, 359 shaft rotation. At this point lines 33a, 37 and 38 carry a binary 1 and lines 32a and 39 carry a binary 0. Line 38 at this stage disables the bistable circuits and as can be seen, the AND gates are maintained associated with thyristors I3 and 16, both have binary ones at their inputs, so that the gates of thyristors I3 and 16 receive signals, like the one in Pig. 2 is shown. When the wave passes through the 0 point, the connection A changes from the binary 0 to the binary 1, so that the gate 34a has the same inputs and generates an output which is fed to the delay network 36 through the gate circuit 35. Triggering the delay network 36 drives the lines 37 and 38 to a binary 0 and the line 39 to a binary 1 in order to trigger the bistable circuit 31a so that the lines 32a and 33a are under a binary 1 and binary 0, respectively . The bistable circuits 31a, 31b and 31c are then set out of puncture. As can be seen, the only line which is assigned to the thyristors 13a, 14a »15a and I6a and which now carries a binary 1 is line 3 ² a, and none of the thyristors receives gate current. This state remains -during the delay time D1, and at the end of the delay time DI, the line 37 becomes binary 1, so that the thyristor 15a receives gate current, ITAfter a further delay, the total

- 6 509827/062A - 6 509827 / 062A

samt vom O°-Punkt die Verzögemng D2 ist, wird die Leitung 38 binär 1, und dann erhalten beide Thyristoren 15a und 14a Torstrom. Am Ende der Verzögerungszeit D3 wird die Leitung 39 eine "binäre L, und die bistabilen Schaltungen 3"I bleiben noch außer Funktion gesetzt.including the delay D2 from the 0 ° point, line 38 becomes binary 1, and then both thyristors 15a and 14a receive gate current. At the end of Delay time D3, the line 39 is a "binary L, and the bistable 3 "I circuits are still inoperative.

Wie vorstehend erwähnt, ist der Ablauf der Eregnisse dann, wenn ein Siganlwechsel erfolgt, und zwar an einem der Anschlüsse A, B, C, gleich, und er kann ohne weiteres aus der Anordnung nach Fig. 4 abgeleitet werden. Die genaue Art des Verzögerungsnetzwerks 36 ist nicht wichtig, und es kann einfach aus drei monostabilen Schaltungen und einer zugehörigen Logik bestehen, die für die erforderlichen Wechsel an den Leitungen 37» 38, 39 zu den erforderlichen Zeiten sorgen.As mentioned above, the sequence of events is when a Signal change takes place, namely at one of the connections A, B, C, the same, and it can readily be derived from the arrangement according to FIG. The exact nature of the delay network 36 is not important, and it can simply consist of three monostable circuits and an associated logic for the necessary changes on the lines 37 »38, 39 take care of the necessary times.

Es versteht sich, daß es üblich ist, daß in Inverterschaltungen Entstörer eingebaut werden, um die Eate des Spannungsanstiegs und/oder des Stromanstiegs an verschiednen Punkten in der Schaltung zu steuern. Obgleich solche Dämpfer oder Entsiörer in bestimmten Anwendungsfällen wichtig sein können, sind sie für ein Verständnis der Erfindung nicht wichtig, und sie werden deshalb nicht beschrieben.It will be understood that it is common to use suppressors in inverter circuits can be incorporated to control the rate of voltage rise and / or current rise at various points in the circuit. Although such dampers or eliminators in certain applications may be important, they are not important to an understanding of the invention and are therefore not described.

AnsprücheExpectations

509827/0624509827/0624

Claims

NACHQEREICHTSUBSCRIBED

Expectations

1. Electrical inverter, characterized by a positive and negative power line, a first and a second thyristor, their anodes with the positive line and their cathodes are each connected to the anodes of a third or fourth thyristor, the cathodes of which are connected to the negative line, a commutating capacitor, which is connected between the anodes of the third and fourth thyristor, and an ignition circuit, the gate signals to the first, fourth, third and second thyristors in that order, the gate signals given to the first and fourth Thyristor are fed to stop substantially at the same time as the beginning of the gate signal to the third thyristor and the dem second and third thyristor fed gate signals essentially listen at the same time as the start of the gate signal to the first thyristor.

2. Electrical inverter according to claim 1, characterized in that that the ignition circuit is arranged to provide a small delay between said end and beginning of the gate signals is.

5. Electrical inverter according to claim 2, characterized in that that the delay is on the order of 40 microseconds lies.

4 · Electrical inverter according to claim 2, characterized in that the Torsingale ,, those to the gates »of the thyristors be laid out, have continuous form.

5. Electrical inverter according to claim 4, characterized in that that the gate signals applied to the thyristors have a high initial peak followed by a low high value.

6. Electrical inverter according to claim 2, characterized in that that the gate signals applied to the gates of the thyristors form a pulse train.

509827/0624 . - 2 -509827/0624. - 2 -

FOLLOWED

7 · Electrical inverter according to claim 6, characterized in, that the initial pulse of each of the pulse trains has a higher amplitude and / or larger pawn compared to the remaining ones Pulses in the chain.

8. Inverter electrical circuit for supplying power to a large-phase circuit, with a set of three inverters according to any one of claims 1 to 7 »characterized in that the ignition circuits are combined in a »single ignition circuit for controlling the function of all! thyristors.

509827/Q624509827 / Q624

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