DE2455269C3

DE2455269C3 - Digitale Multiplexeinrichtung

Info

Publication number: DE2455269C3
Application number: DE2455269A
Authority: DE
Inventors: Yvon Madec
Original assignee: Etat Français, vertreten durch den Staatsminister für das Post- und Fernmeldewesen, Issy-les-Moulineaux; Société Anonyme de Télécommunications, Paris
Priority date: 1973-11-27
Filing date: 1974-11-22
Publication date: 1987-12-03
Also published as: CH588190A5; BE822664A; US3987248A; BG30780A3; PL100128B1; GB1494339A; FR2252710B1; IT1025981B; DE2455269A1; DE2455269B2; FR2252710A1

Description

Die Erfindung betrifft eine digitale Multiplexeinrichtung nach dem Oberbegriff des Anspruches 1.

Das Prinzip der digitalen Verschachtelung (Zeit-Multiplex oder Zeitvielfrach von PCM-Signalen) ist bekannt und z. b. in folgenden Artikeln beschrieben: »Experimental 224 Mb/s digital multiplexer-demultiplexer using pulse stuffing synchronisation« aus »Bell System Technical Journal«. November 1965. Seiten 1843-1885. von Yvon Madec: »Les equipements de multiplexage numerique« aus »L'Echo des Recherches«, Januar 1973, Seiten 59-67.
Digitale Multiplexeinrichtungen oder Einrichtungen zur Verschachtelung ins Zeitvielfach arbeiten mit der zeitlichen Verschachtelung von digitalen Teilsignalen einer gegebenen Bitrate in ein einziges digitales Gesamttignal höherer Bitrate, welches in einer digitalen Demultiplexeinrichtung umgekehrt zerlegt wird. Das Gesamtsignal muß dazu ein besonderes Kennungssignal, ein Rahmenerkennungssignal, enthalten, um der Demultiplexeinrichtung seine Erkennung zu ermöglichen.
Bei einem asynchronen Nachrichtennetz sind die Taktgeber der Teilsignale voneinander unabhängig. Sie sind aber plesiochron, d. h. sie haben eine gleiche Nennfrequenz, und die Abweichungen von dieser Nennfrequenz liegen innerhalb spezifizierter Grenzen. Vor der zeitlichen Verschachtelung müssen die Teilsignale aus den einzelnen Primärkanälen zueinander synchron gemacht werden. Dies geschieht dadurch, daß die unterschiedlichen Teilsignaltakte nach oben abgeglichen werden, indem jedem Teilsignal eine Bitrate aufgeprägt wird, die den Nenntakt des Teilsignals leicht übersteigt (Technical Report ECOM 02544-F Februar 1968). Dabei wird das Teilsignal durch ergänzende Bits aufgefüllt oder gestopft, die Stopfbits oder, wie in der nachstehenden Beschreibung eines Ausführungsbeispiels der Erfindung, Abgleichbits genannt werden. Die Verschachtelung, die sich aus diesem Abgleich oder Stopfen ergib!, wird mit Positiv-Stopfen bezeichnet.

Die Demultiplexeinrichtung oder Einrichtung zur Zerlegung aus dem Zeitvielfach muß die jedem Teilsignal eigenen Abgleichbits erkennen und extrahieren, um das Teilsignal korrekt wiederherzustellen. Hierzu besitzen die Abgleichbits, wenn sie vorhanden sind, eine genau festgelegte Lage im Signalrahmen (Intervall, das durch zwei aufeinanderfolgende Rahmenerkennungssigna'e getrennt ist). Die An- oder Abwesenheit der Abgleichbits wird angegeben durch den logischen Wert spezieller Füllbits, der sogenannten »Abgleichsanzeigebits«.

Wenn N die Anzahl der zu verschachtelnden plesionchronen Teilsignale ist, F_e ihre Nennbitrate F_S>NF_C die Nennbitrate des Gesamtsignals, dann gilt:

F_s = NF_e(l+e)(l+P/Q).

Hierin ist Q die Anzahl der Informationsbits pro so Rahmen, P die Anzahl der Füllbits pro Rahmen (Rahmenerkennungsbits, Abgleichanzeigebits und evtl. Servicebits) und F_d = &egr; ■ F_e die Nennbitrate der Abgleichbits.

Eine digitale Multiplexeinrichtung läßt mehreren Kanälen einer bestimmten Bitrate einen Kanal einer anderen Bitrate entsprechen. Die Bitraten oder Bandbreiten der digitalen Übertragungskanäle sind durch die Übertragungsdienste der verschiedenen Länder festgelegt, es handelt sich um sogenannte hierarchisch

"beWerte gibt. Die in verschiedenen Ländern üblichen hierarchisch gestuften Bitraten sind aber nicht durchgehend gleich. Lediglich als Beispiel können in einem Land die hierarchischen Bitraten 8, 34 und 140 Mb/s (Megabit/Sekunde) beiragen, während in einem anderen Land lediglich 8 und 140 Mb/s zulässig sind. Der Aufsatz »Zur Planung einer PCM-System-Hierarchie« von H. Geißler, veröffentlicht als NTZ-Report

8, 1971, Seiten 4-32 diskutiert die Eigenschaften von sich der PCM bedienenden Nachrichtenübertragungen, bei denen digitale Teilsignale aus mehreren plesiochronen Primärkanälen mit relativ kleiner Bitrate stufenweise über digitale Zwischensignale mittlerer Bitrate in ein Gesamtsignal hoher Bitrate verschachtelt werden. Jede Verschachtelungsstufe wird durch einen bestimmten Multiplesfaktor bestimmt, wobei die digitalen Signale jede« in dieser Weise geschaffenen Untersystems zu einem Signalrahmen zusammengefaßt werden, der in der Empfangsstation an speziellen zusätzlichen Rahmenerkennungssignalen erkannt wird. Ausgehend von einer im einzelnen erläuterten Systemhierarchie wird zur Gewinnung einer in der Hierarchie nicht enthaltenen Zwischenstufe deren Ableitung aus dem nächst höheren Obersystem empfohlen.

Ein besonderes Problem bereitet jedoch die Taktanpassung zwischen den Systemen der Hierarchie bei plesiochronem Betrieb. Das oben erwähnte und hier angewandte Positiv-Stopfen mit den im Obersystem einzufügenden Füllbits bringt den Nachteil, daß die genannte Ableitung einer Zwischenstufe aus dem nächst höheren Obersystem mangels Taktsynchronisation nicht möglich bzw. mit erheblichen Schwierigkeiten bei der Ausblendung der Füllbits im Demultiplexer der Empfangsstation verbunden ist. Dies gilt insbesondere für das oben genannte Beispiel, wenn ein Land, in welchem eine Bitrate von 34 Mb/s zugelassen ist, eine Nachrichtenübermittlung mit einer Bitrate von 140 Mb/s aus einem anderen Land ohne Zulassung von 34 Mb/s erhält und aus dieser ein Datenstrom von 34 Mb/s erhalten werden soll.

Der Erfindung liegt daher die Aufgabe zugrunde, eine digitale Multiplexeinrichtung der eingangs genannten Art mit möglichst einfachen Mitteln auszurüsten, die eine zuverlässige Ableitung der Zwischensignale aus dem Gesamtsignal im Demultiplexer der Empfangsstation erlauben.

Die Lösung der Aufgabe gelingt durch die Kombination der Merkmale des Anspruches 1. Elementenschutz wird nicht beantragt.

Das Einfügen von zusätzlichen Bits für Zusatzinformationen beim Multiplexen plesiochroner PCM-Primärsysteme ist aus der DE-OS 21 21 660 bekannt. Aus der DE-OS 23 16 048 ist es hierbei bekannt, in die Übertragung Leerwörter einzufügen, die im weiteren Verlauf zur Synchronisierung herangezogen werden können. Eine vorteilhafte Ausgestaltung der Erfindung ist im Anspruch 2 angegeben.

Ein Zahlenbeispiel verdeutlicht die Anwendungsmöglichkeiten. 16 plesiochrone Teilsignale mit 8 Mb/s werden in ein Gesamtsignal von 140 Mb/s verschachtelt, und dieses Gesamtsignal kann selbstverständlich wieder in 16 Teilsignale mit 8 Mb/s zerlegt werden, aber außerdem beispielsweise in 4 Teilsignale mit 34 Mb/s. Diejenigen Länder, die 34 Mb/s nicht als hierarchisch gestufte Bitraten zulassen und durch die Multiplexeinrichtung der Erfindung ein 140-Mb/s-Signal erhalten haben, können dieses 140-Mb/s-Signal zu Ländern übertragen, die

Ritratf»n

HnH

diese Länder können das Signal in Signale mit 34 Mb/s zerlegen.

Wenn man die Nennbitrate des Teilsignals oder Eingangsbitrate F_P ersetzt durch die mittlere Bitrate F₁, dann läßt sich aus Gleichung 1 gewinnen:

Führt man die Rahmenfrequenz F₇- = FJ(P+Q) ein und drückt man die Nennbitrate der Abgleichbits oder die Abgleichbitrate F_d als Prozentsatz der Rahmenfrequenz aus, also F_d = xF_T, dann erhält man:

[&ngr;

Ein Zahlenbeispiel möge diese Überlegungen verdeutlichen:

F_s = ;39,2ö4000Mb/s

P+Q = 2928

F₇- = 47,562 kHz

= 4

= 2892

= 5/12

w-^F"

(2) Fi = 34,368117 Mb/s.

Ein Ausführungsbeispiel und Vorteile der Erfindung werden ausgehend vom Stand der Technik in der folgenden Beschreibung anhand der Zeichnungen näher erläutert; in diesen zeigt

Fig. 1 eine zweistufige digitale Multiplexeinrichtung nach dem Stande der Technik,

Fig. 2 eine zweistufige digitale Demultiplexeinrichtung nach dem Stande der Technik,

Fig. 3 einen Signalrahmen eines Zwischensignals mit einer Bitrate von 34 Mb/s,

Fig. 4a, 4b, 4c einen Überrahmen eines Gesamtsignals mit der Bitrate von 140 Mb/s sowie die beiden verschiedenartigen Unterrahmen des Überrahmens,

Fig. 5 eine digitale Multiplexeinrichtung nach einem Ausführungsbeispiel der Erfindung,

Fig. 6 den Taktgeber der Multiplexeinrichtung nach Fig. 5,

Fig. 7 eine digitale Demultiplexeinrichtung, die zur Kopplung mit der Multiplexeinrichtung nach Fig. 5 geeignet ist.

In der nachfolgenden Beschreibung werden »numerisch« im Sinne von digital, »Signalzeile« im Sinne von Signalrahmen, »Zeichenfluß« im Sinne von Bitrate und »Vielfachzeile« im Sinne von Überrahmen benutzt; das oben erwähnte Rahmenerkennungssignal wird als Zeilenverriegelungssignal bezeichnet.

Die numerische Multiplexeinrichtung nach dem Stand der Technik (Fig. 1) besitzt 16 numerische Kanäle I₀ bis I₁₅ mit einem Zeichenfluß von jeweils 8 Mb/s. Die numerischen Kanäle enden in der ersten Multiplexstufe I an Kreisen 2₀ bis 2,₅ zur Impulsformung und Extraktion des Folge- oder Taktsignals. Diese Kreise haben je zwei Ausgänge, einen für die numerische Information und einen für das Taktsignal. Im folgenden werden diese Kreise Eingangsverbinder genannt. Sie können, wie bekannt ist, einen »Binär-HDB-3-Kodewandler« enthalten. Jeder Eingangsverbinder (2₀ bis 2₁₅) ist mit einem zugehörigen Speicherund Positivabgleichkreis 3₀ bis 3₁₅ verbunden.

In Fig 1 ist lediglich der Kreis 3_Q dargestellt. Er besitzt einen Pufferspeicher 3O_n mit einem Einschreibeingang, der mit dem Ausgang für numerische Information d".s Kreises 2₀ verbunden ist, und mit einem E<nschreibfortschalteingang, der mit dem Ausgang für das Taktsignal des Kreises 2₀ verbunden ist. Bei diesem Pufferspeicher kann es sich z. B. um ein Schieberegister handeln. Der Pufferspeicher besitzt ferner einen Leseausgang und einen Lesefortschalteingang, der über

einen Lesesteuerkreis 3I₀ ein Signal von einem Taktgeber 7₀₃ erhält. Die Fortschalteingänge für Schreiben und Lesen sind mit einem Phasenvergleicher 32₀ verbunden, dessen Ausgang mit einem Abgleichsteuerkreis 33₀ verbunden ist. der Abgleichsteuerkreis ist mit dem Taktgeber 7₀,₃ verbunden, von dem er über die Klemme 34₀ ein an die Signalzeile gebundenes Signal für Zulassung des Abgleiches erhält. Außerdem ist der Abgleichsteuerkreis mit dem Lesesteuerkreis 3I₀ verbunden. Dieser empfängt über die Klemme 35₀ vom Taktgeber 7₀₃ ein Lesesteuersignal.

Die Ausgänge für numerische Information oder Leseausgänge der Speicher- und Positivabgleichkreise 3₀ bis

3₃ sind mit Eingängen eines Multiplexers 4₀₃ verbunden, der vom Taktgeber 7₀,₃ gesteuert ist und dessen einziger Ausgang mit dem Impulsformer- und Rücksetzkreis 5₀.3 verbunden ist. Bei den Multiplexern 4₀,₃, 4₄,₇, 4_{8 n}, 4₁₂₁₅ handelt es sich um Parallel-Serien-Wandler, wie Schieberegister, welche die zu verschachtelnden Signale kleinen Zeichenflusses parallel empfangen und diese mit höherem Zeichenfluß (hier dem mittleren Zeichenfluß) in Serie aussenden. Jeder Multiplexer empfängt also vom Taktgeber das Synchronsignal mit 8 Mb/s und das Synchronsignal mit 34 Mb/s.

Am Ausgang der ersten Multiplexstufe befinden sich Impulsformer- und Rücksetzkreise 5₀,₃, 5₄,₇, 5_g-11 und 5,2,15, die im folgenden Ausgangsverbinder genannt werden. Diese Ausgangsverbinder können, wie bekannt ist, einen »HDB-3-Binär-Kodewandler« besitzen. Von diesen Ausgangsverbindern gehen numerische Kanäle V₃, 6₄.?> 6g.ii und 6₁₂.is ^aus> die einen Zeichenfluß von

34 Mb/s besitzen.

Diese ausgehenden numerischen Kanäie der ersten Multiplexstufe I sind mit Eingangsverbindern 12₀ bis 12₃ der zweiten Multiplexstufe Il verbunden. Diese zweite Multiplexstufe ist mit der Multiplexstufe I vollkommen vergleichbar mit Ausnahme, daß vier eingehende numerische Kanäle in einen einzigen ausgehenden numerischen Kanal verschachtelt werden anstelle der Verschachtelung von vier mal vier Kanälen. Die zweite Multiplexstufe besitzt außer den Eingangsverbindern 12₀ bis 12₃ Speicher- und Positivabgleichkreise 13₀ bis 13₃, einen Multiplexer 14, einen Ausgangsverbinder IS und einen Taktgeber 17. Der ausgehende Kanal 16 hat einen Zeichenfluß von 140 Mb/s.

Wie schon eingangs gesagt, könnten die numerischen Kanäle I₀ bis I₁₅ mit 8 Mb/s direkt zu sechzehnt in einer Stufe verschachtelt werden auf einen einzigen ausgehenden Kanal mit 140 Mb/s. Das Ziel der Erfindung, nämlich die mögliche Zerlegung in vier Signale mit 34 Mb/s, ließe sich auf diesem Wege nicht erreichen.

Die numerische Demultiplexeinrichtung nach dem Stand der Technik (Fig. 2) besitzt einen numerischen Kanal mit 140 Mb/s, der in der ersten Demultiplexstufe &Ggr; an einem Eingangsverbinder 21 endet, an dessen Ausgang das numerische Informationssignal und das Taktsignal auftreten. Das Informationssignal wird auf den Demultiplexer 22 aufgebracht, der vier Ausgänge 22₀ bis 22₃ enthält, und das Taktsignal wird auf den Taktgeber 27 aufgebracht. Jeder Ausgang des Demultiplexers 22 ist mit einem Speicher- und Abgleichumkehrkreis 23₀ bis 23₃ verbunden. Lediglich der Kreis 33₀ ist mit Detail in Fig. 2 dargestellt. Dieser Kreis besitzt einen Pufferspeicher 23O₀ mit einem Einschreibeingang, der mit dem Ausgang 22₀ des Demultiplexers 22 verbunden ist, und mit einem Einschreibfortschalteingang, der über einen Einschreibsteuerkreis 23I₀ mit dem Taktgeber 27 verbunden ist. Der Einschreibsteuerkreis empfängt vom Taktgeber 27 ein Signal, und zwar über einen Abgleichfeststellkreis 234₀, der ebenfalls mit dem Einschreibeingang verbunden ist. Der Pufferspeicher kann z. B. acht Stellen haben. Er besitzt einen Leseausgang und einen Lesefortschalteingang. Die Fortschalteingänge für Schreiben und Lesen sind mit einem Phasenvergleicher 232₀ verbunden, dessen Ausgang mit einem Kreis 233&ldquor; verbunden ist, der ein Tiefpaßfilter und einen spannungsgesteuerten Oszillator enthält. Der Ausgang des Oszillators steuert das Lesen des Pufferspeichers. Der Einschreibsteuerkreis 23I₀ empfängt vom Taktgeber ein Synchronisiersignal und vom Abgleichfeststellkreis ein Signal über die Erkennung und die Position des Abgleichs.

Die Ausgänge für numerische Information oder Leseausgänge der Speicher- und Abgleichumkehrkreise 23₀ bis 23₃ sind mit Ausgangsverbindern 2S₀ bis 25₃ verbunden, die vom zugehörigen spannungsgesteuerten Oszillator 233₀ bis 233₃ das Taktsignal mit 34 Mb/s enthalten. Von diesen Ausgangsverbindern gehen numerische Kanäle 26₀ bis 26₃ mit einem Zeichenfluß von 34 Mb/s aus.

Die ausgehenden numerischen Kanäle der ersten Demultiplexstufe &Ggr; sind mit Eingangsverbindern 4I₀₃ bis 4I₁₂₁I₅ der zweiten Demultiplexstufe &Igr;&Ggr; verbunden. Diese zweite Stufe ist vollkommen mit der ersten Demultiplexstufe &Ggr; vergleichbar mit der Ausnahme, daß vier eingehende numerische Kanäle in sechzehn ausgehende numerische Kanäle zerlegt werden anstelle der Zerlegung nur eines Kanals in vier wie in der ersten Stufe. Die zweite Demultiplexstufe besitzt außer den Eingangsverbindern 4I₀₃, 4I₄₇, 4I₈₁₁, 41,₂,,5 vier Demultiplexer 42₀₃, 42₄₇, 42₈.,,, 42₁₂.₁₅, sechzehn Speicher- und Abgleichumkehrkreise 43₀ bis 43,₅ und sechzehn Ausgangsverbinder 45₀ bis 45,₅. Die ausgehenden Kanäie 46&ldquor; bis 46,₅ dieser Verbinder haben einen Zuschuß von 8 Mb/s.

Die Taktgeber 47₀₃, 47₄,₇, 47₈.&ldquor;, 47,₂₁₅ steuern die Demultiplexer und die Speicher- und Abgleichumkehrkreise.

Vor der Beschreibung der numerischen Multiplex- und Demultiplexeinrichtung des Ausführungsbeispiels nach der Erfindung wird nun die Signalzeile der 34-Mb/s- und der 140-Mb/s-Signaie beschrieben, was Aufbau und Wirkungsweise dieser Einrichtungen besser verständlich macht.

In Fig. 3 ist der Aufbau eines numerischen 34-Mbs/s-Signals dargestellt. Die Signalzeile enthält vier Sektoren von jeweils 384 Bits. Jeder Sektor mit Ausnahme des ersten beginnt mit vier Abgleichanzeigebits (IJ). Die Abgleichbits (J) besetzen, wenn vorhanden, die vier Binärstellen hinter den Abgleichanzeigebits des vierten Sektors. Das Zeilenverriegelungssignal besteht, aus den zehn ersten Bits des ersten Sektors. An dieses schließen sich zwei Servicebits (BS) an. Fig. 4 a zeigt den Aufbau des numerischen 140-Mb/s-Signals. Dieses Signal wird gebildet von einer Vielfachzeile von 12 Zeilen. Die Zeilen Nr. 2, 4, 7, 9, 11 besitzen Abgleichbits für systematischen Abgleich und sind von dem in Fig. 4 b dargestellten Typ. Die Zeilen Nr. 1, 3, 5, 6, 8, 10, 12 besitzen keine Abgleichbits und sind von dem in Fig. 4 c dargestellten Typ. Die Bitzahl einer Vielfachzeile beträgt 12 mal 2928 = 35 136 Bit.

Fig. 4 b zeigt eine Signalzeile mit systematischem Abgleich. Diese besitzt sechs Sektoren zu jeweils 488 Bit, d. h. insgesamt 2928 Bit. Jeder Sektor mit Ausnahme des ersten beginnt mit vier Abgleichanzeigebits (IJ). Der erste Sektor beginnt mit einem Zeilenverrie-

gelungssignal (VT) von zwölf Bit, an das sich eine Gruppe von vier Servicebits (BS) anschließt. Der letzte Sektor enthält in systematischer Weise vier Abgleichbits. (J).

Fig. 4 c zeigt eine Zeile ohne Abgleich. Sie entspricht der Zeile mit Abgleich (Fig. 4 b) mit Ausnahme der Tatsache, daß die Abgleichanzeigebits Bits für die Abwesenheit von Abgleich sind und daß der letzte Sektor keine Abgleichbits enthält.

Eine Multiplexeinrichtung nach Fig. 5 unterscheidet sich von einer Multiplexeinrichtung nach dem Stand der Technik (Fig. 1) dadurch, daß sie keine Ausgangsverbindung 5₀,3, 5₄,7, S₈₁₁, 5,2,i5 mehr besitzt, ferner keine Eingangsverbinder U₀, 12i, H₂, W₃, außerdem keine Speicher- und Abgleichkreise 13₀, 13j, 13₂, 13₃ mehr. Die Ausgänge der Multiplexer 4₀,3, 4₄₇,4_8u, 4₁₂,i5 sind direkt mit den Eingängen des Multiplexers 14 verbunden. Schließlich existiert nur ein Taktgeber 57.

Dieser einzige Taktgeber muß die Taktsignale liefern für die Vielfachzeile mit 140 Mb/s und die Zeilen mit 34 Mb/s, d. h., er muß die systematische oder nichtsystematische Einfügung folgender Signale ermöglichen:

Signale für die 40-Vb/s-Vielfachzeile
Zeilenverriegelungssignal und Servicebits 16 Bit Abgleichanzeigesignal 4 Bit

Abgleichsignal 4 Bit

wobei die Einfügung all dieser Signale systematisch erfolgt.

Signale für die 34-Mb/s-Zeile Zeilenverriegelungssignal und Servicebits 12 Bit Abgleich anzeigesignal 4 Bit

Abgieichsignal 4 Bit

wobei die beiden ersten Signale systematisch eingefügt werden und das letzte auf Anforderung.

Die folgende Tafel gibt die Beziehungen an zwischen der Anzahl der in die 8-Mb/s-Zeilen einzufügenden Leerstellen, um die Einfügung der gewünschten Bitzahl in die 34-Mb/s-Zeile zu erzielen, und der Anzahl der in die 34-Mb/s-Zeilen einzufügenden Leerstellen, um die Einfügungen der gewünschten Bitzahl in die 140-Mb/s-Zeile zu erzielen:

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Der Taktgeber 57 (Fig. 6) besitzt eine Taktuhr 570 mit 139,264 Mbs/s, die den Binärmarkt des Gesamtsignals abgibt. An die Taktuhr schließt sich ein »Frequenzteiler durch 4« 571 an, der den Binärtakt des Signals mit mittlere Zeichenfluß, nämlich 34,816 Mb/s abgibt, an diesen schließt sich ein »Frequenzteiler durch 122«, 572 an, der die Sektorfolgefrequenz 285,377 kHz abgibt, und an diesen schließt sich ein »Frequenzteiler durch 6« 573 an, der die Zeilenfolgefrequenz 47,562 kHz abgibt.

Die Ausgangssignale der Frequenzteiler 571, 572,573 werden auf einen Kreis 574 für die Zulassung des Abgleiche und auf einen Lesesteuerkreis 575 aufgebracht. Der Ausgang des Abgleichzulassungskreises 574 ist mit einem Zähler 590 für die 140-Mb/s-Zeilen verbunden, der ein UND-Tor 591 steuert.

140-Mb/s-Zeile	34-Mb/s-Zeile	8-Mb/s-Zeile
16	4	1
4	1	¹A
4	1	%
	12	3
	4	1
	4	1

Der Ausgang des Lesesteuerkreises 575 ist über ein UND-Tor 591 mit einer Frequenzteilerkette verbunden. Hierbei handelt es sich um den Frequenzteiler 581 für Division durch 4, 582 für Division durch 96 und 583 für Division durch 4. Die Ausgangssignale der Frequenzteiler 581, 582, 583 werden auf einen Abgleichzulassungskreis 584 aufgebracht sowie auf einen Lesesteuerkreis 585. Die Ausgangsklemmen 5701 bzw. 5702 der Kreise 584 und 585 sind mit Speicher- und Abgleichkreisen 3₀ bis 3j5 verbunden. Man erkennt, daß die Klemmen 5701 und 5702 des Taktgebers 57 den Klemmen 71 und 72 des Taktgebers 7₀₃ entsprechen.

Die Frequenzteiler 581, 582, 583 sind außerdem mit einem Einfügungskreis 586 verbunden, der die Einfügung verschiedener Signale in die 8-Mb/s-Zeiien steuert, und zwar werden 214 Bit des Zeilenverriegelungssignals eingefügt, Vi Servicebit und 1 Abgleichanzeigebit. Der Einfügungskreis 586 steuert Tore, die sich hinter Generatoren befinden für Verriegelungsworte (Generator 587), Servicebits (Generator 588) und Abgleichanzeigebits (Generator 589). Andererseits erzeugt der Einfügungskreis 586 an der Klemme 5703 (entsprechend der Klemme 73) das parallel in die Parallel-Serien-Wandler der Multiplexer 4₀₃ 4₄₇, 4₈₁₁, 4_]2,₁₅ eingehende Signal, bei dem es sich um ein 8-Mb/s-Signal handelt mit Leerstellen in einer ganzen Zahl von Viertelbits. Schließlich ist der Ausgang des UND-Tores 591 mit der Klemme 5704 verbunden, die der Klemme 74 entspricht und an der ein 34-Mb/s-Signal mit Leerstellen in einer ganzen Zahl von Bits erscheint.

Die Frequenzteiler 571, 572, 573 sind ebenfalls mit einem Einfügungskreis 576 verbunden, der die Einfügung verschiedner Signale in die 34-Mb/s-Zeilen steuert, und zwar werden 3 Bits des Verriegelungssignals eingefügt, ein Servicebit, ein Abgleichanzeigebit und ein Abgleichbit, das aber nur in fünf von zwölf Zeilen eingefügt wird. Der Einfügungskreis 576 steuert Tore, die sich hinter Generatoren befinden für Verriegelungsworte (Generator 577), für Servicebits (Generator 578) und für Abgleichanzeige- und Abgleichbits (Generator 579). Andererseits erzeugt der Einfügungskreis 576 an der Klemme 5705 (entsprechend der Klemme 173) das parallel in den Parallel-Serien-Umwandler des Multiplexers 14 eingehende Signal, bei dem es sich um ein 34-Mb/s-Signal ohne Leerstellen handelt. Schließlich ist der Ausgang der Taktuhr 570 mit der Klemme 5706 verbunden, die der Klemme 174 entspricht und an der ein 140-Mb/s-Signal erscheint.

Aus dem Aufbau und der Wirkungsweise des Taktgebers in Fig. 6 ergibt sich, daß die Stellen an denen die systematischen Einfügungen der Füllbits der 34-Mb/s-Zeile erfolgen sollen, bei der Bildung der 8-Mb/s-Zeile vorbereitet werden (indem hierbei nichts eingeschrieben wird), una daß die Stellen, an denen die systematischen Einfügungen der Füllbits der 140-Mb/s-Zeilen erfolgen sollen, bei der Bildung der 34-Mb/s-Zeilen vorbereitet werden (indem hierbei nichts eingeschrieben wird). Bei dem eingangs angeführten Beispiel berechnet sich der mittlere mit Leerstellen versehene Zeichenfluß F_h d. h. der Zeichenfluß für 34 Mb/s unter Berücksichtigung der Füllbits folgendermaßen: Es ist davon auszugehen, daß in einer Vielfachzeile insgesamt 35,136 Bits vorliegen und davon 36 · 12 + 4 · 5 = 552 Füllbits einschließlich der Abgleichbits für systematischen Abgleich in 5 von 12 Zeilen. Es ist daher:

F₁ =

_ 139,264000 35136-452

35136

= 34,368117 Mb/s.

Die Demultiplexeinrichtung des Ausführungsbeispiels ist in Fig. 7 dargestellt. Bei der Multiplexeinrichtung sind die 8-Mb/s-Signale plesiochron und die 34-Mb/s-Signale synchron. Bei der Demultiplexeinrichtung dagegen sind die 8-Mb/s-Signale auch plesiochron, während die 34-Mb/s-Signale auch plesiochron sein können, weil das 140-Mb/s-Signal aus einem Land stammen kann, in dem 34-Mb/s ein hierarchisch gesteuerter Zeichenfluß ist. Es ist somit nicht möglich, die »140-34-Mb/s-Zerlegung« und die »34-8-Mb/s-Zerlegung« vom gleichen Taktgeber aus zu steuern.

Bei der Demultiplexeinrichtung in Fig. 7 sind gegenüber der Demultiplexeinrichtung nach dem Stand der Technik (Fig. 2) die Ausgangsverbinder 25₀ bis 25₃ und die Eingangsverbinder 4I₀₃ bis 41₁₂,i₅,unterdrückt. Die Speicher- und Abgleichumkehrkreise der Multiplexstufe &Ggr; besitzen keinen Pufferspeicher 23O₀ mehr, keinen Phasenvergleicher 232₀ mehr und keinen spannungsgesteuerten Oszillator 233₀ mehr. Der Einschreibsteuerkreis 23I₀ erfüllt nicht mehr dieselbe Aufgabe, da kein Pufferspeicher mehr vorhanden ist, er dient gleich lediglich zur Unterdrückung der Füllbits.

Zwischen den Demultiplexstufen &Ggr; und &Igr;&Ggr; sind aber außerdem vier Kanäle 26₀ bis 26₃ zur Übertragung der Informationsbits für Synchronisierkanäle 28₀ bis 28₃ vorgesehen, die ein mit Leerstellen versehenes Synchronisiersignal mit 34 Mb/s übertragen. Ein über einen Kanal wie 48₀ (Fig. 7) eines Demultiplexers ausgehendes Signal ist mit einem über einen Kanal wie 36₀ (Fig. 5) eines Multiplexers eingehenden Signal vertraglieh. Die Adern 48&ldquor; und 36₀ können direkt miteinander verbunden werden. Hierdurch lassen sich abgeglichene plesiochrone 8-Mb/s-Signale und von der Zerlegung eines 140-Mb/s-Signals stammende 8-Mbs/s-Signale in einem Vielfachsignal verschachteln, ohne daß die zuletzt genannten 8-Mb/s-Signale ihres Abgleiche entledigt (Abgleichumkehr) und erneut abgeglichen werden müssen.

Die beschriebene Ausführungsform der Erfindung ist nur als Beispiel zu betrachten, insbesondere hinsichtlich der angegebenen Zeichenflüsse.

Hierzu 7 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Digitale Multiplexeinrichtung mit mehreren ersten Multiplexstufen und einer zweiten Multiplexstufe, wobei in den ersten Multiplexstufen mehrere plesiochrone digitale Teilsignale mit kleinen, unterschiedlichen Bitraten durch Positiv-Stopfen und Einfügen von Füllbits zu mehreren digitalen Zwischensignalen mittlerer Bitrate verschachtelt werden und in der zweiten Multiplexstufe die Zwischensignale zu einem digitalen Gesamtsignal hoher Bitrate durch Positiv-Stopfen und Einfügen von Füllbits verschachtelt werden, dadurch gekennzeichnet, daß ein den ersten Multiplexstufen (4) und der zweiten Multiplexstufe (14) gemeinsamer Taktgeber (57) einen Taktgenerator (570) besitzt, der eine der hohen Bitrate entsprechende Taktfrequenz erzeugt, um das Verschachteln in den ersten Multiplexstufen sowie in der zweiten Multiplexstufe derart steuert, daß die Teilsignale (1) in Abhängigkeit von den Unterschieden ihrer Bitraten zu einer vorbestimmten mittleren Bitrate (34 Mb/s) der Zwischensignale (Fig. 3) gestopft und letztere synchronisiert werden und Zwischensignale entsprechend dem Unterschied zwischen der vorbestimmten mittleren Bitrate und der hohen Bitrate (140 Mb/s) zur Bildung des Gesamtsignals (Fig. 4a) gestopft werden, wobei im Taktgeber (57) enthaltene, mit den ersten Multiplexstufe (4) und der zweiten Multiplexstufe (14) verbundene Mittel (587, 589; 577, 579) eine vorbestimmte Anzahl von Bits (VT, IJ) an vorbestimmten Stellen zur Bildung des Gesamtsignalrahmens systematisch einfügen.

2. Multiplexeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Füllbits für das Gesamtsignal sowie für die Zw'schensignalel Rahmenerkennungssignale und Servicebits enthalten, welche im Gesamtsignalrahmen und dem Zwischensignalrahmen eine festgelegte Verteilung aufweisen; daß jede der Multiplexstufen (4, 14) einen Parallel-Serien-Wandler aufweist, der an seinem Paralleleingang und an seinem Serienausgang durch ein erstes Synchronsignal von beispielsweise 8 Mb/s und ein zweites Synchronsignal von beispielsweise 34 Mb/s steuerbar ist, von denen das eine (bei 5703, 5705) sich aus dem anderen (bei 5704, 5706) durch Frequenzteilung entsprechend der Anzahl der in der Mutiplexstufe verschachtelten Kanäle (I2,..., 2₃; 6_(U,..., 6₁₂₁₅) ableitet; und daß die Synchronisierung durch Synchronisiersignale erfolgt, welche Leerstellen für die Füllbits (VT, IJ, BS) im Gesamtsignalrahmen sowie ein von diesem durch Frequenzteilung abgeleitetes Signal (bei 5705), weiterhin Leerstellen für die Füllbits (VT; IJ; BS) des Zwischensignalrahmens und ein von letzterem durch Frequenzteilung abgeleitetes Signal (be^: 5703) aufweisen.