DE2427668A1 - Kontrollanordnung fuer eine zeitvielfachkoppeleinrichtung mit zumindest teilweise duplizierten parallelgeschalteten teilkoppelstufen - Google Patents
Kontrollanordnung fuer eine zeitvielfachkoppeleinrichtung mit zumindest teilweise duplizierten parallelgeschalteten teilkoppelstufenInfo
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- DE2427668A1 DE2427668A1 DE19742427668 DE2427668A DE2427668A1 DE 2427668 A1 DE2427668 A1 DE 2427668A1 DE 19742427668 DE19742427668 DE 19742427668 DE 2427668 A DE2427668 A DE 2427668A DE 2427668 A1 DE2427668 A1 DE 2427668A1
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
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- Engineering & Computer Science (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
409881 /0986
A.Regnier 19-3
Bezugszeichenliste
Englisch
Deutsch
OJE...YJE | junction | Eingangsleitung |
1, 2 | sub-networks | Te i1-KoppeIs tufen |
TE1,TE2 | ingoing time division stage |
Eingangs-ZeitvdeLfachstufe |
Sl,S2 | space division stage | Raumvie1fachstufe |
TSl, TS2 | outgoing time division stage |
Ausgang-ZeitvMfachstufe |
OMJl...YMJ2 | junction memory | Speicher |
OLl...YLl | liaison | Leitung |
OAJl... YAJ2 | analysis unit | Analyseeinheit |
SMl, SM2 | super multiplexer | Multiplexer |
MPE1,MPE2 MPSl,MPS2 |
speech memory | Sprachspeicher |
LCl, LC2 | control logic | Steuerlogik |
H · | clock | Taktgeber |
MAEl, MAE2 MASl, MAS2 |
address memory | Adres senspeicher |
C | computer unit | Rechnereinheit |
RMAE1,RMAE2 RMPEl, RMPE 2 |
output register | Ausgangsregister |
OUE1,OUE 2,OUS1,OUS 2 | QR-gate | ODER-Schaltung |
RMASl, RMPSi | output-register | Ausgangsregister |
UC | ||
0RCl...YRC2,RC | parallel-series converter register |
Umsetzer |
OJS...YJS | junction | Aus gangsle i tung |
OAJSl...YAJS2,AJS | supervisory units | überwachungs schaltung |
0X1...YXl | switch | Schalter |
409881/0986
Ä.Regnier 19-3
ringlisch | Deutsch | |
ARD7BRD7CRD | shift register | Schieberegister |
AP7BP7CP | gate | UdD-Schaltung |
AA7BA7CA | analysis circuit | Flip-Flop-Schaltung |
IrI. . . 9M | multiplexer | Multiplexer |
I | inverter | Inverter |
40988 1/0986
43 .
Leerseite
Claims (5)
- Ä.Regnier 19-3PatentansprücheKontrollanordnung für eine. ZeitvMfachkoppeleinrichtung mit zumindest teilweise duplizierten parallel betriebenen Teilkoppelstufen^ mit jeweils y Eingängen und Ausgängen entsprechend der Zahl der angeschlossenen Multiplexleitungen/ durch die für jede Verbindung je ein freier Weg gesucht wiru und einer der beiden Wege oder beide Wege belegt wird/ werden, dadurch gekennzeichnet, daß an den y Eingängen der Teilkoppelstufen (1,2) Analyseeinheiten (OAJl...YAJ2) vorgesehen sind, die ein kennzeichnendes Merkmal der zu vermittelnden codierten Information in Form eines Kennzeichnungsbit ableiten, daß zusätzliche Leitungen und Speicherplätze vorgesehen sind, die zur Vermittlung des Kennzeichnungsbits zusammen mit der Information durch die Teilkoppelstufen (1,2) dienen, und daß an den y Ausgängen der Teilkoppelstufen (1,2) Überwachungsschaltungen (OAJSl...YAJS2) vorgesehen sind, die das kennzeichnende Merkmal der codierten, vermittelten Information mit dem ebenfalls vermittelten Kennzeichnungsbit vergleichen und im Falle der Nicht-Übereinstimmung ein Fehlersignal abgeben.
- 2. Kontrollanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das kennzeichnende Merkmal die Parität der codierten Information ist.
- 3. Kontrollanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß zur Paritätsbestiramung Flip-Flop-Schaltungen (AA,BA,CA, AJS) vorgesehen sind.0 9881/0986A.Regnier 19-3
- 4. Kontrollanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, .daß die zur Paritätsbestimmung vorgesehenen Flip-Flop-Schaltungen von den seriell eintreffenden Bits der zu vermittelnden Informationen bzw. von den seriell ausgelesenen Bits der vermittelten Informationen betätigt werden.
- 5. Kontrollanordnung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß Umsetzer (ORCl...YRC2) und Schieberegister (ARD, BRD, CRD) vorgesehen sind, die die seriell einteffenden Informationsbit kanalweise parallel abgeben und umgekehrt.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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-
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- 1974-06-07 DE DE19742427668 patent/DE2427668A1/de not_active Withdrawn
- 1974-06-12 BE BE2053677A patent/BE816198R/xx active
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