DE2419853B1

DE2419853B1 - Circuit arrangement for controlling several channel circuits of a time division multiplex data transmission system

Info

Publication number: DE2419853B1
Application number: DE19742419853
Authority: DE
Inventors: Harald 8000 Muenchen Franke
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1974-04-24
Filing date: 1974-04-24
Publication date: 1975-05-07
Also published as: DE2419853C2

Description

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand der Fig 1 bis 15 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugszeichen bezeichnet sind. Es zeigt Fig. 1 ein Blockschaltbild eines Zeitmultiplex-Datenübertragungssystems, Fig. 2 eine ausführlichere Darstellung einer auch in Fig 1 schematisch eingezeichneten Zählerplatte, die zur Erzeugung von Taktsignalen dient, F i g. 3 Signale, die beim Betrieb der in F i g. 2 dargestellten Zählerplatte auftreten, Fig. 4 ein erstes Ausführungsbeispiel einer auswechselbaren Steuerplatte, In the following, embodiments of the invention are based on the 1 to 15 described, the same objects shown in several figures are denoted by the same reference numerals. 1 shows a block diagram of a time division multiplex data transmission system, FIG. 2 shows a more detailed representation a counter plate, also shown schematically in FIG. 1, which is used to generate of clock signals is used, F i g. 3 signals that are used when operating the in F i g. 2 shown Counter plate occur, Fig. 4 shows a first embodiment of a replaceable Control plate,

Fig. 5 einen Kanaleinsatz mit 48 Kanalschaltungen, F i g. 6 bis 9 weitere Ausführungsbeispiele auswechselbarer Steuerplatten, Fig. 10 eine sendeseitige Anlage eines Zeitmultiplex-Datenübertragungssystems, bei dem mehrere Gruppen von Datenquellen vorgesehen sind, die Daten mit gleicher Geschwindigkeit abgeben, F i g. 11, 12 und 13 sendeseitige Anlagen von Zeitmultiplex - Datenübertragungssystemen, bei denen mehrere Gruppen von Datenquellen vorgesehen sind, die ihre Daten mit verschiedenen Geschwindigkeiten an zugeordnete Kanaleinsätze abgeben, Fig. 14 eine erläuternde Darstellung zu Fig. 13 und F i g. 15 ein Ausführungsbeispiel einer auswechselbaren Steuerplatte für variierbare Mischung von Kanalschaltungen unterschiedlicher Datengeschwindigkeit innerhalb eines Kanaleinsatzes. 5 shows a channel insert with 48 channel circuits, FIG. 6 to 9 further exemplary embodiments of exchangeable control plates, FIG. 10 shows a transmission-side Installation of a time division multiplex data transmission system in which several groups of Data sources are provided that deliver data at the same speed, F i g. 11, 12 and 13 transmission-side systems of time division multiplex data transmission systems, where several groups of data sources are provided that share their data with different Deliver speeds to assigned channel inserts, FIG. 14 is an explanatory diagram Representation of FIG. 13 and FIG. 15 an embodiment of an interchangeable Control board for a variable mix of channel circuits with different data speeds within a duct insert.

Das in F i g. 1 dargestellte Datenübertragungssystem enthält auf der Sendeseite die Datenquellen D 1, D 2 . . . D 48, den Taktgeber TG, die Zählerplatte ZP, die Steuerplatte SP, den Kanaleinsatz KE und die sendeseitige Obertragungseinrichtung U. Der Taktgeber TG und die Zählerplatte ZP bilden zusammen ein Taktsignalgenerator, der die Signale U, V, S an die SteuerplatteSP abgibt. Die im Bereich der Leitungen gezeichneten Kreise sollen anzeigen, daß es sich um mehrere parallelliegende Leitungen handelt, über die mehrere Signale A, B, U, V, S übertragen werden. The in Fig. 1 shown data transmission system contains the sending side the data sources D 1, D 2. . . D 48, the clock generator TG, the counter plate ZP, the control plate SP, the channel insert KE and the transmission device on the transmission side U. The clock generator TG and the counter plate ZP together form a clock signal generator, which sends the signals U, V, S to the control board SP. The ones in the area of the lines The circles drawn should indicate that there are several parallel lines acts through which several signals A, B, U, V, S are transmitted.

Als Datenquellen Dl, D2,...D48 können beispielsweise Fernschreibgeräte oder Tastaturen von Datensichtgeräten vorgesehen sein. Bei vorliegendem Ausführungsbeispiel wird angenommen, daß insgesamt 48 Datenquellen D1 bis D48 vorgesehen sind, die je ein Signales, E2...E48 an den Kanaleinsatz KE abgeben. Teleprinters, for example, can be used as data sources D1, D2, ... D48 or keyboards of data display devices can be provided. In the present embodiment it is assumed that a total of 48 data sources D1 to D48 are provided, each of which deliver a signal, E2 ... E48 to the channel insert KE.

Vom Kanal einsatz KE wird ein Zeitmultiplexsignal C der Übertragungseinrichtung U zugeführt und- über die Übertragungsstrecke ST der empfangsseitigen Übertragungseinrichtung U100 zugeleitet. From the channel use KE is a time division multiplex signal C of the transmission device U supplied and- via the transmission link ST to the transmission device on the receiving end U100 forwarded.

Die Übertragung des Zeitmultiplexsignals kann beispielsweise unter Verwendung eines Pulse-Code-Modulationssystems erfolgen. Die Übertragungsein-.richtung U und U100 sind an die jeweils gewählte Übertragungsart angepaßt.The transmission of the time division multiplex signal can, for example, under Use a pulse code modulation system. The transmission facility U and U100 are adapted to the selected transmission type.

Empfangsseitig sind vorgesehen der Kanaleinsatz KE100, der Taktgenerator Tag100, die Zählerplatte ZP 100, die Steuerplatte SP 100 und die Datenquellen D101 bis D148. Beispielsweise können als Datenquellen ebenfalls wieder Fernschreiber oder Datensichtgeräte vorgesehen sein. The KE100 channel insert and the clock generator are provided on the receiving side Tag100, the counter board ZP 100, the control board SP 100 and the data sources D101 to D148. For example, teleprinters can also be used as data sources or data display devices can be provided.

Fig. 2 zeigt ausführlicher die in Fig. 1 schematisch dargestellte Zählerplatte ZP. Sie enthält die Zählers1, Z2, Z 3, die je einen Zähleingangz, je einen Synchronisiereingang s und je einen Rücksetzeingang r besitzen. Die Zähler Z1 bzw. Z2 bzw. Z3 geben über ihre Ausgänge die Zählsignale U 1 bis U5 bzw. V1 bis V4 bzw. S1 bis S12 ab, die mit einem 1 aus 5 bzw. 1 aus 4 bzw. 1 aus 12 Code die Zählerstände der Zähler Z 1 bzw. Z2 bzw. 73 charakterisieren. FIG. 2 shows in more detail the one shown schematically in FIG Counter plate ZP. It contains the counter 1, Z2, Z 3, each of which has a counter input have a synchronization input s and a reset input r each. The counters Z1 and Z2 and Z3 give the counting signals U 1 to U5 and V1 to via their outputs V4 or S1 to S12 with a 1 out of 5 or 1 out of 4 or 1 out of 12 code the Characterize counter readings of counters Z 1 or Z2 or 73.

F i g. 3 zeigt einige der von den Zählern ausgegebenen Zählsignale, deren Binärwerte mit den Bezugszeichen 0 und 1 bezeichnet werden. Die Abszissenrichtung bezieht sich auf die Zeit t. Der Taktgenerator TG gibt die in F i g. 3 oben dargestellten Signale T1, T2 ab. Jeder Impuls des Signals T1 ist einem Bit des Zeitmultiplexrahmens zugeordnet Jedes Bit hat bipolaren Charakter, wird hier aber der Einfachheit halber als 1 dargestellt. Insgesamt umfaßt der Zeitmultiplexrahmen bei vorliegendem Ausführungsbeispiel 240 Bits. Das erste Bit eines Zeitmultiplexrahmens wird durch das Signal T2 gekennzeichnet. F i g. 3 shows some of the counting signals output by the counters, the binary values of which are denoted by the reference symbols 0 and 1. The direction of the abscissa refers to time t. The clock generator TG gives the in F i g. 3 shown above Signals T1, T2 from. Each pulse of the T1 signal is one bit of the time division multiplexed frame assigned Each bit has a bipolar character, but is used here for the sake of simplicity shown as 1. Overall, the time division multiplex frame in the present embodiment 240 bits. The first bit of a time division multiplex frame is identified by the signal T2.

Die in F i g. 3 unten dargestellten Zeitpunkte tl bis t240, die die Mitte der Bits des Multiplexsignals und der Zählersignale U markieren, beziehen sich somit auf einen einzigen Zeitmultiplexrahmen. Der folgenden Beschreibung wurden die Zeitpunkte t stellvertretend für die Bitbreite zugrunde gelegt. The in F i g. 3 times tl to t240 shown below, which the Mark the middle of the bits of the multiplex signal and the counter signals U, refer thus on a single time division multiplex frame. The following description were made the points in time t are used as a basis for the bit width.

Zum Zeitpunkt tl stehen alle ZählerZ1,Z2, 73, über den Eingangs durch einen Impuls des Signals T2 gesteuert, in ihrer Ausgangsstellung. Zum Zeitpunkt tal wird mit Um = 1, V1 = 1 und S1 = 1 ein erster Zeitpunkt des Zeitmultiplexrahmens charakterisiert. Die nach dem Zeitpunkt t 1 folgenden Impulse des Taktsignals T 1 erhöhen den Zäblerstand des Zählers Z1, so daß zum Zeitpunkt t5 mit U5 = 1, V 1 = 1, S1 = 1 der fünfte Zeitpunkt des Zeitmultiplexrahmens charakterisiert wird. Ab dem Zeitpunkt t6 ist der Zählerstand des Zählers 72 erhöht, so daß bis zum ZeitpunkttlO weitere fünf Zeitpunkte des Zeitmultiplexrahmens charakterisiert werden. Der Zeitpunkt t21 ist durch U1= 1, V1= 1 und S2 = 1 gekennzeichnet. In ähnlicher Weise werden die weiteren Zeitpunkte und insbesondere die Zeitpunkte t226, t230, t231, t235, t236 und t240 charakterisiert. At time t1, all counters Z1, Z2, 73 are through the input a pulse of the signal T2 controlled, in their initial position. At the time tal becomes a first point in time of the time division multiplex frame with Um = 1, V1 = 1 and S1 = 1 characterized. The pulses of the clock signal T which follow after time t 1 1 increase the counter reading of the counter Z1, so that at time t5 with U5 = 1, V 1 = 1, S1 = 1 the fifth point in time of the time division multiplex frame is characterized. From the point in time t6, the count of the counter 72 is increased, so that up to the point in time t10 another five points in time of the time division multiplex frame are characterized. Point of time t21 is identified by U1 = 1, V1 = 1 and S2 = 1. Be in a similar fashion the other times and in particular the times t226, t230, t231, t235, characterized by t236 and t240.

Die in F i g. 2 schematisch dargestellte Steuerplatte SP erhält die TaktsignaleU1 bis U5, Vl bis V4 und S1 bis S12 und gibt die Signale bis A4 und B1 bis B 12 ab, die als Abrufsignale zum Abruf der Daten dienen, die in den Kanalschaltungen des Kanaleinsatzes KE gespeichert sind. The in F i g. 2 schematically shown control plate SP receives the Clock signals U1 to U5, V1 to V4 and S1 to S12 and outputs the signals to A4 and B1 to B 12, which serve as polling signals for calling up the data in the channel circuits of the channel insert KE are stored.

F i g. 4 zeigt ausführlicher die Steuerplatte SP 1 als erstes Ausführungsbeispiel der in den Fig. 1 und 2 schematisch dargestellten Steuerplatte SP. Die Steuerplatte SP enthält den Schalter SCH 1 und die Gatterschaltung G 1, die mit vier UND-Gattern bestückt ist. F i g. 4 shows the control plate SP 1 as a first exemplary embodiment in greater detail the control plate SP shown schematically in FIGS. 1 and 2. The control panel SP contains the switch SCH 1 and the gate circuit G 1 with four AND gates is equipped.

Bei der voll gezeichneten Stellung des Schalters SCH1 wird zu dem in F i g. 3 eingezeichneten Zeitpunkt t 1 ein Impuls des Signals A 1 abgegeben, weil zu diesem Zeitpunkt die Signale U1 und V1 koinzidieren. Zum Zeitpunkt t6 wird ein Impuls des Signals 3 abgegeben, weil zu diesem Zeitpunkt die Signale U1 und V2 koinzidieren. Zum Zeitpunkt tll wird ein Impuls des Signals 2 abgegeben, weil zu diesem Zeitpunkt die Signale U1 und V3 koinzidieren. Zum Zeitpunkt t 16 wird ein Impuls des Signals A 4 abgegeben, weil zu diesem Zeitpunkt das Signal U1 mit dem Signal V 4 koinzidiert. In the fully drawn position of the switch SCH1 becomes the in Fig. 3 indicated time t 1 emitted a pulse of the signal A 1, because at this point in time the signals U1 and V1 coincide. At time t6 emitted a pulse of the signal 3, because at this point in time the signals U1 and V2 coincide. At time tll, a pulse of signal 2 is emitted because at this point in time the signals U1 and V3 coincide. At time t 16 becomes emitted a pulse of the signal A 4, because at this point in time the signal U1 with the signal V 4 coincides.

Die in Fig.2 eingezeichneten Taktsignale Si bis S12 sind in Fig. 4 in anderer Reihenfolge dargestellt Den Taktsignalen S1 bzw. S7 bzw. S4 sind somit die Signale B 1 bzw. B2 bzw. B3 zugeordnet. The clock signals Si to S12 shown in FIG. 2 are shown in FIG. 4 shown in a different order. The clock signals S1, S7 and S4 are thus the signals B 1 or B2 or B3 are assigned.

In ähnlicher Weise ist jedem TaktsignalS1 bis S12 je ein Signal B 1 bis B12 zugeordnet. Similarly, each clock signal S1 to S12 is a signal B 1 to B12 assigned.

F i g. 5 zeigt ausführlicher den in den F i g. 1 und 2 schematisch dargestellten Kanaleinsatz KE, der bei diesem Ausführungsbeispiel insgesamt 48 Kanalschaltungen enthält, von denen zwecks einfacherer Darstellung nur die Kanalschaltungen Kl, K13, K25, K37 und K48 dargestellt sind. Die Darstellung ist gedanklich aber insoweit zu ergänzen, daß die Signale A 1 und Bl bis B12 bzw. A 2 und B1 bis B12 bzw. F i g. 5 shows in greater detail the system shown in FIGS. 1 and 2 schematically channel insert KE shown, which in this embodiment has a total of 48 channel circuits contains, of which only the channel circuits Kl, K13, K25, K37 and K48 are shown. However, the representation is conceptual to that extent to add that the signals A 1 and Bl to B12 or A 2 and B1 to B12 or

A3 und B1 bis B12 bzw. A4 und B1 bis BIZ der Reihe nach den Kanalschaltungen K1 bis K12 bzw.A3 and B1 to B12 or A4 and B1 to BIZ in sequence with the channel circuits K1 to K12 or

K13 bis K24 bzw. K25 bis K36 bzw. K37 bis K48 zugeführt werden. Insgesamt sind somit bei diesem Ausführungsbeispiel vier Gruppen von je 12 Kanalschaltungen vorgesehen.K13 to K24 or K25 to K36 or K37 to K48. All in all are thus four groups of 12 channel circuits each in this embodiment intended.

Jede der 48 Kanalschaltungen erhält über den Eingang g eines der Signale E. Die Kanalschaltungen speichern die ihnen über den Eingang g zugefiihrten Daten und nehmen gewisse Umformungen vor, auf die im Rahmen dieser Erfindung nicht näher eingegangen werden muß. Wenn über die Eingänge f und k koinzidierende Signale eintreffen, dann werden die in der betreffenden Kanal schaltung gespeicherten Daten über den Ausgang h abgegeben und bilden Teile des Zeitmultiplexsignals C. Bei vorliegendem Ausführungsbeispiel wird bei Koinzidenz der über die Eingänge f und k zugeführten Signale über den Ausgang h ein einziges Bit abgegeben. Grundsätzlich wäre es möglich, daß jeweils mehrere Bits abgegeben werden. Each of the 48 channel circuits receives one of the Signals E. The channel circuits store the signals fed to them via input g Data and make certain transformations that are not within the scope of this invention must be discussed in more detail. If there are coincident signals via the inputs f and k arrive, then the data stored in the relevant channel circuit output via the output h and form parts of the time division multiplex signal C. In the present case In the case of coincidence, the exemplary embodiment is supplied via the inputs f and k Signals output a single bit via output h. In principle it would be possible that several bits are output in each case.

Im folgenden wird die Wirkungsweise der an Hand der Fig. 1, 2, 4 und 5 dargestellten Schaltungsanordnung erläutert. Unter Verwendung der in Fig. 4 dargestellten Steuerplatte SP1 wird das in Fig. 3 dargestellte Zeitmultiplexsignal C1 vom Kanaleinsatz KE abgegeben. Es wurde bereits erläutert, daß zum Zeitpunkt tl das AbrufsignalA 1 abgegeben wird und dem Kanaleinsatz KE zugeführt wird. Das gleichzeitige Taktsignal 51 wird als Abrufsigual B 1 dem Kanaleinsatz KE zugeführt. In diesem Fall koinzidieren die Abrufsignale A 1 und B 1, so daß über den Ausgangh der Kanalschaltung Ki ein Bit aS gegeben wird. Bei dem in Fig.3 dargestellten Zeitmultiplexsignal C 1 und bei den weiteren dort dargestellten Zeitmultiplexsignalen wurde angenommen, daß bei Aktivierung der Kanalschaltungen jeweils ein Bit mit dem Binärwert 1 abgegeben wird, um das zeitliche Auftreten dieser Signalanteile hervoxzuheben. In der Praxis werden naturgemäß beide Binärwerte 0 und 1 der abgegebenen Bits auftreten. In the following, the mode of operation of the with reference to FIGS. 1, 2, 4 and 5 illustrated circuit arrangement. Using the in Fig. The control board SP1 shown in FIG. 4 becomes the time-division multiplex signal shown in FIG C1 issued by the KE channel insert. It has already been explained that at the time tl the retrieval signal A 1 is issued and the channel insert KE is supplied. That Simultaneous clock signal 51 is fed to the channel insert KE as a request signal B 1. In this case, the polling signals A 1 and B 1 coincide so that the output h the channel circuit Ki is given a bit aS. In the time division multiplex signal shown in FIG C 1 and the other time division multiplex signals shown there, it was assumed that a bit with the binary value 1 is output when the channel circuits are activated to emphasize the temporal occurrence of these signal components. In practice Both binary values 0 and 1 of the transmitted bits will naturally occur.

Zum Zeitpunkt t6 wird mit U1 = 1 und VZ= 1 ein Impuls des Abrufsignals A 3 abgegeben und gleichzeitig wird das TaktsignalS1 wieder als Abrufsignal B 1 dem Kanaleinsatz KE zugeführt. Bei Koinzidenz der Abrufsignale A 3 und B1 wird über den Ausgang h der Kanalschaltung K25 das dort gespeicherte Bit abgegeben. Zum Zeitpunkt tll wird mit U1 = 1 und V3 = l ein- Impuls des Abrufsignals A 2 abgegeben und gleichzeitig wird wieder das Taktsignal 51 als Abrufsignalßl dem Kanaleinsatz KE zugeführt. Bei Koinzidenz der SignaleA 2 und B1 wird die Kanalschaltung K13 aktiviert und es wird deren Bit über den Ausgang h abgegeben Auf diese Weise ergibt sich das in Fig. 3 dargestellte Signal C1. Jede der Kanalschaltungen K1 bis K48 wird während des zum Zeitpunkt t 1 beginnenden und zum Zeitpunkt t 240 endenden Zeitmultiplexrahmens je einmal aktiviert. Wie das Signal C1 zeigt, werden die Kanalschaltungen in zeitlich gleichen Abständen aktiviert, jedoch nicht in numerischer Reihenfolge. Innerhalb des dargestellten Zeitmultiplexrahmens werden zum Schluß die Bits der Kanalschaltungen K 36, K24 und K48 abgerufen.At time t6, a pulse of the request signal is generated with U1 = 1 and VZ = 1 A 3 is output and at the same time the clock signal S1 is again used as the request signal B 1 fed to the channel insert KE. If the polling signals A 3 and B1 coincide, over the output h of the channel circuit K25 emitted the bit stored there. At the time tll, with U1 = 1 and V3 = 1, a pulse of the request signal A 2 is emitted and at the same time the clock signal 51 is again fed to the channel insert KE as a request signal. at Coincidence of the signals A 2 and B1, the channel circuit K13 is activated and it is whose bit is output via the output h. This results in FIG. 3 signal C1 shown. Each of the channel circuits K1 to K48 is during the Time division multiplex frame beginning at time t 1 and ending at time t 240 activated once each. As the signal C1 shows, the channel circuits in activated at equal intervals, but not in numerical order. Within of the time division multiplex frame shown are the bits of the channel circuits in the end K 36, K24 and K48 retrieved.

Fig. 6 zeigt die Steuerplatte SP2 als weiteres Ausführungsbeispiel der in den F i g. 1 und 2 schematisch dargestellten SteuerplatteSP. Diese Steuerpiatte SPZ besteht aus den Schaltern SCH 2, SCH3, aus den Gatterschaltungen G 2, G3, G4, G 5 und aus den Gattem G6 bis Gil. Die Gatterschaltungen G2 und G 3 gleichen identisch der in Fig. 4 dargestellten Gatterschaltung G 1. Die Gatterschaltung 5 gleicht der Gatterschaltung G 4. Die Gatter G 6 bis G 11 sind ODER-Gatter. Fig. 6 shows the control plate SP2 as a further embodiment the in the F i g. 1 and 2 schematically illustrated control plate SP. This tax plate SPZ consists of the switches SCH 2, SCH3, of the gate circuits G 2, G3, G4, G 5 and from the gates G6 to Gil. The gate circuits G2 and G 3 are identical the gate circuit G 1 shown in FIG. 4. The gate circuit 5 is similar to that Gate circuit G 4. The gates G 6 to G 11 are OR gates.

Zu dem in Fig.3 dargestellten Zeitpunkt tl wird mit U1=l und Vl=l über die GatterschaltungG2 und über das Gatter G8 ein Impuls des Abrufsignals A 1 abgegeben. Gleichzeitig wird mit dem SignalS1 = 1 und mit dem vom Gatter G 6 abgegebenen Signal über das Gatter G4 ein Impuls des Abrufsignals B1 abgegeben. Die beiden gleichzeitig auftretenden AbrufsignaleA 1 und B1 bewirken die Abgabe des Bits der in Fig. 5 dargestellten KanalschaltungK1. At the point in time tl shown in FIG. 3, U1 = l and Vl = l A pulse of the request signal A via the gate circuit G2 and via the gate G8 1 submitted. At the same time, the signal S1 = 1 and that output by the gate G 6 A pulse of the request signal B1 is emitted via the gate G4. The two at the same time occurring polling signals A1 and B1 cause the output of the bit shown in FIG Channel switching K1.

Dieser Sachverhalt ist auch in F i g. 3 durch das Signal C 2 dargestellt. Zum Zeitpunkt t2 wird mit den SignalenU2=1 und Vl=l über die GatterschaltungG3 und über das Gatter G 10 ein Impuls des Abrufsignals A3 und andererseits wird über das Gatter G 6 ein Impuls dem Gatter G 4 zugeführt. Es ergeben sich somit die Abrufsignale A 3 und B 1, bei deren Koinzidenz gemäß Fig. 5 die Kanalschaltung K25 aktiviert wird, wie auch im Signal C2 zum Ausdruck kommt. In ähnlicher Weise werden zu den Zeitpunkten t6 bzw. t7 die Kanalschaltungen K13 bzw. K37 aktiviert. Unter Verwendung der Steuerplatte SP2 werden somit die Kanalschaltungen K1 bis K48 innerhalb eines Zeitmultiplexrahmens je zweimal aktiviert. Mit den Schaltarmen der Schalter SCH2, SCH 3 sind die Zeitpunkte einstellbar, zu denen die Kanalschaltungen aktiviert werden. Wenn beispielsweise der Mittelkontakt q2 des Schalters SCH3 nicht mit dem Kontakte, sondern mit dem Kontakt Lt 3 leitend verbunden wird, dann wird die Kanalschaltung K 25 nicht zum Zeitpunkt t 2 aktiviert, sondern zum Zeitpunkt t3. In ähnlicher Weise wird die Kanalschaltung 1C37 nicht zum Zeitpunkt t7, sondern zum Zeitpunkt t 8 aktiviert. Die Aktivierung der Kanalschaltungen Ki und K13 ändert sich dagegen unter diesen Voraussetzungen nicht.This fact is also shown in FIG. 3 represented by the signal C 2. At time t2, the signals U2 = 1 and Vl = 1 via the gate circuit G3 and Via the gate G 10 a pulse of the request signal A3 and on the other hand is via the Gate G 6 a pulse is fed to gate G 4. This results in the request signals A 3 and B 1, when they coincide as shown in FIG. 5, the channel circuit K25 is activated is, as is also expressed in signal C2. Similarly to the The channel circuits K13 and K37 are activated at times t6 and t7. Under use the control board SP2 are thus the channel circuits K1 to K48 within a Time division multiplexed each time activated twice. With the switching arms of the switch SCH2, SCH 3 the times can be set at which the channel switching is activated. For example, if the middle contact q2 of switch SCH3 does not match the contact, but with the contact Lt 3 is conductively connected, then the channel circuit K 25 is not activated at time t 2, but rather at time t3. In a similar way the channel circuit 1C37 is not activated at time t7, but at time t 8. The activation of the channel circuits Ki and K13, however, changes among these Requirements not.

Fig 7 zeigt die Steuerplatte SP 3 als Ausführungsbeispiel der in den F i g. 1 und 2 schematisch dargestellten SteuerplatteSP. Diese SteuerplatteSP3 besteht aus dem Schalter SCH 4 und aus den Gatter schaltungen G 16, G 17, G 18, G 19. Die Gatterschaltungen G 17 bis G 19 gleichen der Gatterschaltung G 16. Unter Verwendung der Steuerplatte SP 3 wird über den Ausgang des in F i g. 5 dargestellten Kanaleinsatzes KE das Signal C3 abgegeben, das in F i g.3 3 dargestellt ist. Zum Zeitpunkt t 1 wird einerseits mit dem Signal U 1=1 ein Impuls des Abrufsignals A 1 erzeugt und andererseits mit dem Signal 111=1 und dem SignalS1 unter Verwendung der Gatterschaltungclß ein Impuls des Abrufsignals B 1 erzeugt. Fig. 7 shows the control plate SP 3 as an embodiment of the in the F i g. 1 and 2 schematically illustrated control plate SP. This control board SP3 consists of the switch SCH 4 and the gate circuits G 16, G 17, G 18, G 19. The gate circuits G 17 to G 19 are the same as the gate circuit G 16. Below Use of the control plate SP 3 is via the output of the in F i g. 5 shown Channel insert KE emitted the signal C3, which is shown in F i g.3 3. To the Time t 1 becomes, on the one hand, a pulse of the request signal A with the signal U 1 = 1 1 is generated and on the other hand with the signal 111 = 1 and the signal S1 using the gate circuit generates a pulse of the polling signal B 1.

Gemäß F i g. 5 wird bei Koinzidenz der Abrufsignale A 1 und B 1 die Kanalschaltung K 1 aktiviert. Zu den darauffolgenden Zeitpunkten t2 bzw. t3 bzw. t4 werden der Reihe nach die Abrufsignalpaare A 2, B 1 bzw. A 3, B 1 bzw. A 4, B1 erzeugt und auf diese Weise werden die Kanalschaltungen K13 bzw. K25 bzw. K 37 aktiviert. Während der Dauer eines einzigen Zeitmultiplexrahmens wird somit jede der 48 Kanalschaltungen je viermal aktiviert. Zum Zeitpunkt tS und zu den entsprechenden Zeitpunkten t 10, tlS, t26... wird keine der Kanalschaltungen aktiviert.According to FIG. 5, if the polling signals A 1 and B 1 coincide, the Channel switching K 1 activated. At the following times t2 or t3 or t4 the request signal pairs A 2, B 1 or A 3, B 1 and A 4, B1 respectively generated and in this way the channel circuits K13 or K25 or K 37 are activated. Thus, for the duration of a single time-division multiplexed frame, each of the 48 channel circuits activated four times each. At time tS and at the corresponding times t 10, tlS, t26 ... none of the channel circuits are activated.

Die Schaltarme des Schalters SCH 4 lassen sich jedoch derart verstellen, daß zu irgendeiner anderen 509519/324 Serie von Zeitpunkten keine der Kanalschaltungen aktiviert wird.However, the switching arms of the switch SCH 4 can be adjusted in such a way that that to any other 509519/324 Series of points in time none the channel switching is activated.

Fig. 8 zeigt ausführlicher die SignalplatteSP4 als Ausführungsbeispiel der in den Fig. 1 und 2 schematisch dargestellten SignalplatteSP. Diese Signalplatte SP4 besteht aus den Gatterschaltungen G 21 bis G25 und G37 bis G42 und aus den ODER-Gattern G Z6 bis G29 und B 31 bis G 36. Die Gatterschaltungen G21 bis G25 gleichen der in Fig. 4 dargestellten Gatterschaltung G 1. Die Gatterschaltungen G 38 bis42 gleichen der Gatterschaltung G 37. Fig. 8 shows in more detail the signal plate SP4 as an exemplary embodiment the signal plate SP shown schematically in FIGS. 1 and 2. This signal plate SP4 consists of the gate circuits G21 to G25 and G37 to G42 and the OR gates G Z6 to G29 and B 31 to G 36. The gate circuits G21 to G25 are similar to those in 4 shown gate circuit G 1. The gate circuits G 38 to 42 are the same the gate circuit G 37.

Zum Zeitpunkt t 1-wird mit den Signalen U 1=1 und V1=l einerseits das AbrufsignalAl erzeugt und andererseits wird über die Gatter G 31 und über die Gatterschaltung G 37 mit dem SignalSl=l das Abrufsignal B 1 erzeugt. Zum Zeitpunkt t 1 wird somit wieder die KanalschaltungK1 aktiviert. Zum Zeitpunktt2 wird mit UZ = 1 und VI = 1 einerseits wieder das AbrufsignalAl erzeugt und andererseits wird über das Gatter G 35 und über die Gatterschaltung G41 das Abrufsignal B9 erzeugt. Bei Koinzidenz der Abrufsignale A 1 und B9 ergibt sich gemäß Fig. 5 eine Aktivierung der dort nicht dargestellten KanalschaltungK9. In ähnlicher Weise werden Iückenlos zu allen aufeinanderfolgenden Zeitpunkten insgesamt 40 Kanalschaltungen aktiviert, und zwar je sechsmal pro Zeitmultiplexrahmen.At time t 1, the signals U 1 = 1 and V1 = 1 on the one hand the retrieval signal A1 is generated and on the other hand is via the gate G 31 and via the Gate circuit G 37 with the signal S1 = 1 generates the request signal B 1. At the time t 1 the channel circuit K1 is thus activated again. At time t2, UZ = 1 and VI = 1, on the one hand, the retrieval signal A1 is generated again and, on the other hand, is The polling signal B9 is generated via the gate G 35 and via the gate circuit G41. If the polling signals A 1 and B9 coincide, this results in activation according to FIG. 5 the channel circuit K9, not shown there. Similarly, there will be no gaps a total of 40 channel switches activated at all successive times, namely six times per time division multiplex frame.

Die in F i g. 1 dargestellten Datenquellen D 1, D 2 ... D 48 können ihre Daten beispielsweise mit einer Geschwindigkeit von 50 Bd pro Sekunde abgeben, so daß auch das in Fig. 3 dargestellte Signale, das die Aktivierung der in Fig. 5 dargestellten Kanalschaltungen K 1 bis K 48 darstellt, einer Geschwindigkeit von 50 Bd pro Sekunde, d. h. einmaliger Aktivierung jeder Kanalschaltung je Zeitmultiplexrahmen entspricht. Unter diesen Voraussetzungen entspricht das Diagramm C2 bei sonst gleichen Bedingungen einer Geschwindigkeit von 100 Bd, d. h. zweimaliger Aktivierung, das Diagramm C3 einer Geschwindigkeit von 200Bd (viermalige Aktivierung) und das Diagramm C 4 einer Geschwindigkeit von 300Bd (sechsmalige Aktivierung). Wenn somit die in Fig. 1 dargestellten Datenquellen D 1 bis D 48 ihre Daten nicht mit 50 Bd, sondern mit 100 Bd bzw. The in F i g. 1 shown data sources D 1, D 2 ... D 48 can deliver their data, for example, at a speed of 50 Bd per second, so that the signals shown in Fig. 3, which the activation of the in Fig. 5 represents channel circuits K 1 to K 48, a speed of 50 frames per second, i.e. H. one-time activation of each channel circuit per time division multiplex frame is equivalent to. Under these conditions, diagram C2 corresponds to everything else being the same 100 Bd speed conditions, i.e. H. double activation, that Diagram C3 of a speed of 200Bd (activation four times) and the diagram C 4 at a speed of 300Bd (six times activation). If the in Fig. 1 shown data sources D 1 to D 48 their data not with 50 Bd, but with 100 Bd resp.

200 brd. bzw. 300 brd abgeben, dann kann dies dadurch berücksichtigt werden, daß an Stelle der in F i g. 4 dargestellten Steuerplatte SP 1 die in F i g. 6 dargestellte Steuerplatte SP 2 bzw. die in Fig. 7 dargestellte Steuerplatte SP 3 bzw. die in F 1 g. 8 dargestellte SteuerplatteSP4 in Arbeitsstellung gebracht wird.200 brd. or 300 brd, then this can be taken into account that instead of the in F i g. 4 control plate SP 1 shown in F i G. 6 shown control plate SP 2 or the control plate shown in FIG SP 3 or in F 1 g. 8 brought the control plate SP4 into working position will.

Es wurde bisher vorausgesetzt, daß die in Fig. 1 dargestellten zu einem KanaleinsatzKE gehörenden Datenquellen D1 bis D 48 ihre Daten mit gleicher Geschwindigkeit abgeben. Im Gegensatz dazu wird nun vorausgesetzt, - daß 24 der Datenquellen ihre Daten mit einer Geschwindigkeit von 50 Bd, ferner 12Datenquellen ihre Daten mit einer Geschwindigkeit von 100 Bd und weitere 12 Datenquellen ihre Daten mit einer Geschwindigkeit von 200 Bd an den Kanaleinsatz KE abgeben. Unter diesen Voraussetzungen wird die in Fig 9 dargestellte Steuerplatte SP5 in Arbeitsstellung gebracht. Diese Steuerplatte SP5 besteht aus dem Schalter SCH5 und aus den Gattern G46 bis G 53. Der Schalter SECHS besitzt zwei Mittelkontakte q 1 und'q 2,- die beide mit einem der Kontakte u 1, u 2, u 3, u 4, u 5 verbindbar sind. In der Darstellung ist der Kontakt u 1 über den Mittelkontaktql mit einem Eingang der Gatterschaltung G46 verbunden, und der Kontakt u2 ist mit dem-Mittelkontakt q 2 verbunden. Die Gatterschaltung G46 gleicht identisch der in Fig. 4 dargestellten Gatterschaltung G 1. Die Gatterschaltung G 47 ist ähnlich aufgebaut, besitzt aber im Gegensatz zur Gatterschaltung G 1 insgesamt 12 UND-Gatter, über deren Ausgänge die Abrufsignale B1 bis B12 abgegeben werden und von denen je ein Eingang die Abrufsignale A i und A3 erhält und von denen je ein zweiter Eingang je eines der Signale bis S12 erhält. Die Gatterschaltungen G 48 und G 49 gleichen ebenfalls der Gatterschaltung G1, besitzen aber nicht vier, sondern insgesamt sechs UND-Gatter, über deren Ausgänge wie in F i g. 9 dargestellt, die Abrufsignale B1 bis B12 abgegeben werden und deren Eingänge einerseits an Ausgänge der Gatterschaltung G 46 angeschlossen sind und die andererseits die Signale S1 bis S12 erhalten. Die Gatterschaltungen G50 bis G53 gleichen identisch der in Fig. 7 dargestellten Gatterschaltung G 16. It was previously assumed that the shown in Fig. 1 to data sources D1 to D 48 belonging to a channel insert KE share their data with the same Give up speed. In contrast to this, it is now assumed - that 24 the Data sources your data with a speed of 50 Bd, furthermore 12 data sources your data with a speed of 100 Bd and another 12 data sources your Deliver data to the channel insert KE at a speed of 200 Bd. Under These requirements, the control plate SP5 shown in Fig. 9 is in the working position brought. This control board SP5 consists of the switch SCH5 and the gates G46 to G 53. The switch SECHS has two middle contacts q 1 and 'q 2, - both of them can be connected to one of the contacts u 1, u 2, u 3, u 4, u 5. In the representation is the contact u 1 via the Mittelkontaktql to an input of the gate circuit G46 connected, and the contact u2 is connected to the center contact q 2. The gate circuit G46 is identical to the gate circuit G 1 shown in FIG. 4. The gate circuit G 47 has a similar structure, but in contrast to the gate circuit it has G 1 as a whole 12 AND gates, via the outputs of which the request signals B1 to B12 are issued and one input each of which receives the retrieval signals A i and A3 and each of which receives a second input receives one of the signals up to S12. The gate circuits G 48 and G 49 are also the same as the gate circuit G1, but do not have four, but a total of six AND gates, via the outputs of which as in FIG. 9 shown, the request signals B1 to B12 are issued and their inputs on the one hand to outputs the gate circuit G 46 are connected and the other hand, the signals S1 received until S12. The gate circuits G50 to G53 are identical to those in Fig. 7 illustrated gate circuit G 16.

Mit der Steuerplatte SP 5 werden wieder die Abrufsignale A 1 bis A4 und B1 bis B12 erzeugt, mit denen die in Fig.S dargestellten Kanalschaltungen K1 bis K48 aktiviert werden. Das in Fig. 3 dargestellte Diagramm C 5 zeigt, zu welchen Zeitpunkten je eine der Kanalschaltungen Ki bis K48 aktiviert wird. Dieses Diagramm C5 gleicht dem Diagramm C2. Unter Verwendung der Steuerplatte SP 5 werden jedoch zu den aus dem Diagramm C5 ersichtlichen Zeitpunkten andere Kanalschaltungen aktiviert als unter Verwendung der Steuerplatte SP2, auf die sich das Diagramm C2 bezieht. Unter Verwendung der Steuerplatte SP 5 werden die Kanalschaltungen innerhalb eines Zeitmultiplexrahmens nicht gleich oft aktiviert, sondern es werden 24 Kanalschaltungen je einmal, ferner 12 Kanalschaltungen je zweimal und weitere 12 Kanalschaltungen je viermal aktiviert. Auf diese Weise wird der eingangs gemachten Voraussetzung Rechnung getragen, wonach die insgesamt 48 vorausgesetzten Datenquellen ihre Daten mit unterschiedlichen Geschwindigkeiten abgeben. With the control plate SP 5, the retrieval signals A 1 to A4 and B1 to B12 are generated, with which the channel circuits shown in Fig K1 to K48 are activated. The diagram C 5 shown in Fig. 3 shows which Times one of the channel circuits Ki to K48 is activated. This diagram C5 is similar to diagram C2. However, using the control plate SP 5 other channel circuits are activated at the times shown in diagram C5 than using the control board SP2 to which diagram C2 relates. Using the control board SP 5, the channel circuits within a Time division multiplexed frames are not activated the same number of times, but 24 channel circuits are used once each, furthermore 12 channel circuits each twice and a further 12 channel circuits activated four times each. In this way, the requirement made at the beginning becomes Into account, according to which the total of 48 presupposed data sources are their data dispense at different speeds.

Fig. 10 zeigt ein Zeitmultiplex-Datenübertragungssystem, bei dem empfangsseitig und sendeseitig mehrere Gruppen von Datenquellen vorgesehen sind. Die F 1 g. 10 zeigt nur die sendeseitigen Schaltungsanordnungen, wobei beispielsweise vorausgesetzt wird, daß die erste Gruppe Dll den in Fig. 1 dargestellten 48 Datenquellen D1 bis D 48 gleicht. Es wird angenommen, daß auch die weiteren Gruppen D 12, D 13, D 14, D 15 je aus 48 Datenquellen bestehen und entsprechende Daten E an zugeordnete Kanaleinsätze KE/2, KE/3, KE/4, KE/5 abgeben. Es wird außerdem angenommen, daß insgesamt fünf Steuerplatten in Arbeitsstellung sind. Fig. 10 shows a time division multiplex data transmission system in which Several groups of data sources are provided on the receiving side and on the transmitting side. The F 1 g. 10 shows only the transmission-side circuit arrangements, for example It is assumed that the first group Dll corresponds to the 48 data sources shown in FIG D1 to D 48 are the same. It is assumed that the other groups D 12, D 13, D 14, D 15 each consist of 48 data sources and corresponding data E to assigned Hand in channel inserts KE / 2, KE / 3, KE / 4, KE / 5. It is also assumed that in total five control plates are in working position.

Die in Fig 10 schematisch dargestellten Steuerplatten SP1, SP1/2, SP1/3, SP1/4, SP1/5 gleichen somit alle identisch der in Fig. 4 dargestellten Steuerplatte SP 1, unterscheiden sich jedoch hinsichtlich der Stellung des Schalters SCH1. Bei der in Fig. 10 dargestellten Steuerplatte SP1 nimmt der Schalter SCHI die in F i g. 4 dargestellte Schaltstellung ein, bei der der Mittelkontakt q mit dem Kontaktul verbunden ist. Bei den Steuerplatten SP 1/2 bzw. SP 1/3 bzw. SP1/4 bzw. SP1/5 ist der Kontakt u2 bzw. u3 bzw. u4 bzw. u5 mit dem Mittelkontakt ql verbunden. Vom Ausgang des-Kanaleinsatzes KE wird das in F i g. 3 dargestellte Signal C 1 abgegeben. The control plates SP1, SP1 / 2, SP1 / 3, SP1 / 4, SP1 / 5 are thus all identical to the control plate shown in FIG SP 1, but differ with regard to the position of the switch SCH1. at the control plate SP1 shown in Fig. 10, the switch SCHI takes the in F i G. 4 switching position shown, in which the center contact q with the Kontaktul connected is. With the control plates SP 1/2 or SP 1/3 or SP1 / 4 or SP1 / 5 is the contact u2 or u3 or u4 or u5 is connected to the center contact ql. From the exit des channel insert KE is shown in FIG. 3 output signal C 1 shown.

Die Signale C 1/2 bzw. Cl /3 bzw. C 1/4 bzw. C 1/5, die von den Kanaleinsätzen KE/2 bzw. KE/3 bzw. KE/4 bzw. KE/5 abgegeben werden, bestehen aus einem ersten Impuls zum Zeitpunkt t2 bzw. t3 bzw. t4 bzw.The signals C 1/2 or Cl / 3 or C 1/4 or C 1/5, respectively, from the duct inserts KE / 2 or KE / 3 or KE / 4 or KE / 5 are emitted, consist of a first pulse at time t2 or t3 or t4 or

t5 und die übrigen Impulse sind ebenfalls um die Dauer eines Bits bzw. um zwei Bit bzw. um drei Bit bzw. um vier Bit gegenüber dem Signal C 1 versetzt.t5 and the remaining pulses are also around the duration of one bit or offset by two bits or three bits or four bits with respect to the signal C 1.

Das gemäß Fig. 10 abgegebene Signal C gleicht somit dem Signal C4.The signal C emitted according to FIG. 10 is thus the same as the signal C4.

F i g. 11 zeigt ein sendeseitiges Datenübertragungssystem, bei dem drei Gruppen D 11, D 16, D17 von Datenquellen vorausgesetzt werden. Beispielsweise kann die Gruppe Dll wieder aus 48 Datenquellen D1, DZ . . . D48 bestehen, wie sie in Fig. 1 schematisch dargestellt sind. Es wird angenommen, daß diese Datenquellen ihre Daten mit einer Geschwindigkeit von 50 Bd abgeben Außerdem wird angenommen, daß die Gruppen D 16 und D 17 ebenfalls aus je 48 Datenquellen bestehen, die jedoch ihre Daten nunmehr mit einer Geschwindigkeit von 100 Bd abgeben. Unter dieser Voraussetzung ist es zweckmäßig, außer der Steuerplatte SP 1 zwei Steuerplatten SP 2 in Arbeitsstellung zu bringen, wie sie in F i g. 6 ausführlicher dargestellt sind. Dabei wird mit dem Schalter SCH1 die in Fig. 4 eingezeichnete Schaltstellung eingestellt, so daß über den Ausgang des Kanaleinsatzes KE das Signal C1 abgegeben wird. Die Steuerplatte So2/2 gleicht der in Fig. 6 dargestellten Steuerplatte SP2, unterscheidet sich aber hinsichtlich der Schaltstellungen der Schalter SCHZ und SCH3 Bei dieser Steuerplatte SP2/2 sind einerseits die Kontaktes2 und ql und andererseits die Kontaktet3 und q2 leitend miteinander verbunden, so daß sich am Ausgang des Kanaleinsatzes KE/2 das Signal C 2/2 ergibt, das sich von dem in F i g. 3 dargctcllten Signal C2 dadurch unterscheidet, daß alle Impulse um eine Bitstelle nach rechts verschoben sind, so daß somit der erste Impuls zur Zeit t2 auftritt. Die Steuerplatte SP2/4 unterscheidet sich von der in F i g. 6 dargestellten Steuerplatte SP 2 ebenfalls nur durch die Stellung der Schalter. Bei der SteuerplatteSP2/4 sind einerseits die Kontakte u4 und ql und andererseits die Kontakte u5 und q2 leitend miteinander verbunden, so daß vom Ausgang des Kanaleinsatzes KE/3 das Signal C2/4 abgegeben wird, das gegenüber dem Signal C 2 um drei Bitstellen verschoben ist, so daß der erste Impuls des Signals C 2/4 zur Zeit t4 auftritt. Durch Vereinigung der Signale C 1, C2/2 und C 2/4 ergibt sich wieder das in F i g. 3 dargestellte Signal C4. F i g. 11 shows a transmission-side data transmission system in which three groups D 11, D 16, D17 of data sources are assumed. For example the group Dll can again from 48 data sources D1, DZ. . . D48 exist like them are shown schematically in Fig. 1. It is assumed that these data sources deliver their data at a speed of 50 Bd. It is also assumed that that groups D 16 and D 17 also consist of 48 data sources each, but the now deliver their data at a speed of 100 Bd. Under this condition it is useful, in addition to the control plate SP 1, two control plates SP 2 in the working position as shown in FIG. 6 are shown in more detail. With the Switch SCH1 set the switching position shown in Fig. 4, so that about the output of the channel insert KE, the signal C1 is emitted. The control panel So2 / 2 is the same as the control plate SP2 shown in FIG. 6, but differs with regard to the switch positions of the switches SCHZ and SCH3 With this control panel SP2 / 2 are on the one hand Kontaktes2 and ql and on the other hand Kontaktet3 and q2 conductively connected to one another, so that at the output of the channel insert KE / 2 the signal C 2/2 results, which results from the in F i g. 3 represented signal C2 thereby distinguishes that all pulses are shifted by one bit position to the right, see above that thus the first pulse occurs at time t2. The control plate SP2 / 4 differs differs from the one shown in FIG. 6 control plate SP 2 also shown only by the Position of the switches. On the one hand, the contacts u4 of the control board SP2 / 4 and ql and on the other hand the contacts u5 and q2 conductively connected to one another, see above that the output of the channel insert KE / 3, the signal C2 / 4 is emitted, the opposite the signal C 2 is shifted by three bit positions, so that the first pulse of the signal C 2/4 occurs at time t4. Combining the signals C 1, C2 / 2 and C 2/4 gives again that in FIG. Signal C4 shown in 3.

Die Fig. 12 zeigt die Sendeseite eines Zeitmultiplex-Datenübertragungssystems, bei dem außer der Gruppe D 11 die Gruppe D 18 vorausgesetzt wird, die beispielsweise aus mit 200 Bd betriebenen 48 Datenquellen bestehen kann. Bei der gemäß Fig. 12 verwendeten Steuerplatte SP 1 ist der Schalter SCHI derart eingestellt, daß die Kontakte u 5 und q leitend miteinander verbunden sind, so daß vom Ausgang des Kanaleinsatzes KE das Signal C 1/5 abgegeben wird, dessen Impulse zu den in Fig 3 dargestellten Zeitpunktent5, t 10, t15... auftreten. Unter Verwendung der Steuerplatte SP3, die in F i g. 7 ausführlicher dargestellt ist, werden die in F i g. 5 dargestellten Kanalschaltungen K1 bis K48 zu den Zeitpunkten aktiviert, zu denen Impulse des Signals C3 dargestellt sind Durch die Kombination der Signale C 1/5 und C3 werden somit die Kanalschaltungen K1 bis K48 in KE und KE/2 zu allen Zeitpunkten des Zeitmultiplexrahmens aktiviert, wie es auch gemäß dem Signal C 4 der Fall ist. Fig. 12 shows the transmission side of a time division multiplex data transmission system, in which, in addition to group D 11, group D 18 is assumed, for example can consist of 48 data sources operated at 200 Bd. In the case of FIG used control plate SP 1, the switch SCHI is set so that the Contacts u 5 and q are conductively connected to each other, so that from the output of the channel insert KE the signal C 1/5 is emitted, the pulses of which correspond to those shown in FIG Times t5, t 10, t15 ... occur. Using the control board SP3, the in Fig. 7 is shown in more detail, the in F i g. 5 shown Channel circuits K1 to K48 activated at the times when the signal pulses C3 are represented by the combination of the signals C 1/5 and C3 are thus the channel circuits K1 to K48 in KE and KE / 2 at all times of the time division multiplex frame activated, as is also the case according to the signal C 4.

In ähnlicher Weise lassen sich noch weitere Mischungen von Datenkanälen unterschiedlicher Geschwindigkeiten durchführen. Bei dem als Beispiel gewählten Abrufschema entsprechend F i g. 2 und 3 können Kanäle gemischt werden, die einmal, zweimal, dreimal, viermal, sechsmal, zwölfmal, vierundzwanzigmal oder achtundvierzigmal in zeitlich äquidistanten Abständen aktiviert werden sollen. Das Mischverhältnis kann fein gestuft geändert werden. Further mixes of data channels can be created in a similar manner perform at different speeds. The one chosen as an example Call-up scheme according to FIG. 2 and 3 channels can be mixed, which once, twice, three times, four times, six times, twelve times, twenty-four times or forty-eight times should be activated at equidistant intervals. The mixing ratio can be changed in fine steps.

wenn für jede Geschwindigkeitsklasse ein Kanaleinsatz mit der entsprechenden Steuerplatte betrieben wird.if a channel insert with the corresponding one for each speed class Control plate is operated.

Fig. 13 und 14 zeigen ein Beispiel dieses Mischprinzips. Die dargestellte Sendeseite eines Zeitmultiplex-Datenübertragungssystems umfaßt den Kanaleinsatz KE mit der Steuerplatte SP1 für 48 Kanalschaltungen, die einmal je Zeitmultiplexrahmen aktiviert werden, ferner KE/2 mit SP2 für 48 Kanalschaltungen mit Zweimal aktivierung und KE 3 mit SP3 für 48 Kanalschaltungen mit Viermal aktivierung. Figs. 13 and 14 show an example of this mixing principle. The shown The transmission side of a time division multiplex data transmission system includes the use of channels KE with the control board SP1 for 48 channel circuits, once per time division multiplex frame activated, furthermore KE / 2 with SP2 for 48 channel switching with two activation and KE 3 with SP3 for 48 channel switching with four activation.

Die zunächst leeren Plätze sind schraffiert dargestellt.The initially empty spaces are shown hatched.

Bei der SteuerplatteSP1 wird gemäß Fig.4 der Teilbitstrom U 1 des ZM-Rahmens genutzt, bei der Steuerplatte SO 2 gemäß F i g. 6 sind die Teilbitströme U1 und U2 und bei der Steuerplatte SP 3/2 als Variante der Fig. 7 die Teilbitströme U1, U3, U4 und U5 nutzbar. Der Schalter SCH4 in der Steuerplatte So 3/2 legt U1 auf A 1, U3 auf A2, U4 auf A3 und U5 auf A 4. Es überlappen sich SP1, SP2 und So 3/2 bezüglich des Teilbitstroms U1. Somit dürfen in KE Kanalschaltungen insoweit eingesetzt werden, wie die zugehörigen Abrufsignale nicht bereits für Kanalschaltungen in KE/2 oder KE/3 genutzt werden, und Entsprechendes gilt für die Kanalschaltungen in KE/2 im Hinblick auf KE/3. Hierfür bietet die durch die Steuerplatten bewirkte und in Fig 3 bei Cl und C2 angedeutete und im Text zu Fig. 4 und 6 beschriebene, auf vier Einbauplatzfolgen bezogen sprunghafte Aktivierungsreihenfolge eine übersichtliche Platzordnung. Die Sprünge sind so gewählt, daß bei dem Aufbau gemäß F i g. 13 und 14 die Aktivierungszeitpunkte je zweier örtlich benachbarter Kanalschaltungsplätze, nämlich für K1 und K2, K3 und K4 usw. bis K47 und K48, stets äquidistante Zeitpunkte des ZM-Rahmens markieren, wobei in KE jede Kanalschaltung einmal, in KE/2 zweimal und in KE/3 viermal je ZM-Rahmen aktiviert wird. In the control panel SP1, the partial bit stream U 1 of the ZM frame used in the control plate SO 2 according to FIG. 6 are the partial bit streams U1 and U2 and in the case of the control board SP 3/2 as a variant of FIG. 7, the partial bit streams U1, U3, U4 and U5 can be used. The switch SCH4 in the control plate So 3/2 sets U1 on A 1, U3 on A2, U4 on A3 and U5 on A 4. SP1, SP2 and So overlap 3/2 with respect to the partial bit stream U1. Thus, channel circuits are allowed in KE are used, like the associated request signals, are not already used for channel switching can be used in KE / 2 or KE / 3, and the same applies to the channel circuits in KE / 2 with regard to KE / 3. For this, offers the effect caused by the control plates and in Fig. 3 at Cl and C2 indicated and described in the text to Fig. 4 and 6, The abrupt activation sequence based on four installation location sequences is a clear one Place order. The jumps are chosen so that in the structure according to FIG. 13 and 14 the activation times for two locally adjacent channel switching positions, namely for K1 and K2, K3 and K4 etc. to K47 and K48, always equidistant points in time of the ZM frame, whereby in KE each channel switching once, in KE / 2 twice and is activated in KE / 3 four times per ZM frame.

Im weiteren sind die Aktivierungszeitpunkte von K1 und K2 im KE identisch mit den Zeitpunkten von K1 im KE/2, die Zeitpunkte von K3 und K4 im KE identisch mit denen von K2 im KE/2usw. bis schließlich zur Identität von K47 und K48 im KE mit K24 imKE/2. Furthermore, the activation times of K1 and K2 in the KE are identical with the times of K1 in KE / 2, the times of K3 and K4 in KE are identical with those of K2 in KE / 2 etc. until finally the identity of K47 and K48 in the KE with K24 imKE / 2.

Da außerdem für K1 und K2 mit KE/2 mit K1 im KE/3, für K3 und K4 im KE/2 mit K2 im KE/3 usw. bis zu K23 und K24 im KE/2 mit K12 im KE/3 Identität der Aktivierungszeitpunkte besteht, ergibt sich, daß je vier benachbarte Kanalschaltungen von KE, nämlich K1...K4, K5... K8 usw. bis K45...K48, identische Zeitpunkte mit K1, K2 usw. bis K12 im KE/3 haben. Since also for K1 and K2 with KE / 2 with K1 in KE / 3, for K3 and K4 in KE / 2 with K2 in KE / 3 etc. up to K23 and K24 in KE / 2 with K12 in KE / 3 identity the activation time exists, it follows that there are four adjacent channel circuits from KE, namely K1 ... K4, K5 ... K8 etc. to K45 ... K48, identical points in time with Have K1, K2 etc. to K12 in KE / 3.

Somit ist eine übersichtliche Ordnung gegeben: Die Ausgangsbestückung sei K1... K48 im KE, K25 ... K48 im KE/Z und K13... K48 im KE/3. Soll nun z. B. K1 im KE/2 eingesetzt werden, so müssen K1 und K2 im KE entfallen. Bei Einsetzen von zu- sätzlich K2 im KE/2 entfallen außerdem K3 und K4 von KE usw. Dementsprechend gilt für KE/3, daß z. B K1 belegt werden kann, sofern K1 und K2 im KE/2 und K1 . . . K4 im KE unbelegt sind. Thus, a clear order is given: The output equipment let K1 ... K48 in KE, K25 ... K48 in KE / Z and K13 ... K48 in KE / 3. Should z. B. K1 are used in KE / 2, K1 and K2 must be omitted in the KE. When inserting from to- additionally K2 in KE / 2, K3 and K4 of KE are also omitted etc. Correspondingly, it applies to KE / 3 that z. B K1 can be occupied, provided that K1 and K2 in KE / 2 and K1. . . K4 in the KE are unoccupied.

Bei alledem sind weder Kennzeichnungen der Kanalschaltungen noch irgendwelche Einstellungen erforderlich. Die beschriebene Ordnung geht sinngemäß weiter bis zu Kanalschaltungen, die achtundvierzigmal je ZM-Rahmen aktiviert werden und gilt gleichermaßen für alle Teilbitströme U1... U5. With all of this there are neither identifications of the channel circuits nor any settings required. The described order works accordingly further up to channel circuits that are activated forty-eight times per ZM frame and applies equally to all partial bit streams U1 ... U5.

Im Beispiel F i g. 13 ergibt sich bei vollausgenutztem System als Summe der KE-Ausgänge das Signal C4 der Fig. 3. Je nach Mischverhältnis stellen die Signale C l/x, CZIx bzw. C3/x Teile der Signale C1, C2 bzw. des Signals' C3 mit UZ/US-Vertauschung in Fig. 3 dar. In the example F i g. 13 results in a fully utilized system as Sum of the KE outputs the signal C4 of Fig. 3. Set depending on the mixing ratio the signals C l / x, CZIx and C3 / x parts of the signals C1, C2 and the signal 'C3 with UZ / US exchange in Fig. 3.

Mischungen im gleichen Teilbitstrom lassen sich auch innerhalb eines Kanaleinsatzes durchführen, z. B. durch die in Fig. 15 dargestellte Steuerplatte SP 6, die in einfacher Weise von 48 Kanalschaltungen mit je einmaliger Aktivierung je ZM-Rahmen gruppenweise je 12 durch jeweils 2 Kanalschaltungen mit sechsmaliger Aktivierung ersetzen kann. Mixtures in the same partial bit stream can also be used within a Carry out sewer use, e.g. B. by the control plate shown in FIG SP 6, the simple way of 48 channel circuits, each with a single activation per ZM frame in groups of 12 each through 2 channel circuits with six channels Can replace activation.

Die Steuerplatte SP6 in Fig. 15 entspricht, wenn die Schalter SCH 8 . . SCH 11 sämtlich in Stellung 2 stehen, funktionell voll der Steuerplatte SP 1 in Fig. 4, da die Signale S1 und S7 dann über GS8 und G 61 bzw. G 62 nach B 1 bzw. B 8 durchgeschaltet sind. G 58 ist gleich G 37 in F i g. 8. The control plate SP6 in Fig. 15 corresponds to when the switches SCH 8th . . SCH 11 are all in position 2, functionally full of the control plate SP 1 in Fig. 4, since the signals S1 and S7 then via GS8 and G 61 or G 62 to B 1 or B 8 are switched through. G 58 is equal to G 37 in FIG. 8th.

Wird jedoch z. B. der SCH8 in Stellung 1 gebracht, so erfolgt die Beschaltung von B1 und B2 auch über G57, und zwar B1 beim Einzustand von S1, S7, SS, S11, 53 und S9 und B2 beim Einzustand von S geradzahlig. Diese sechsfache Aktivierung von B 1 und B 2 wird bei denjenigen 12er Gruppen A ... . A 4 wirksam, deren zugeordnete Schalter SCHS ....... SCH 11 in Stellung 1 gebracht werden. However, if z. B. the SCH8 is brought into position 1, the Connection of B1 and B2 also via G57, namely B1 when S1, S7 are on, SS, S11, 53 and S9 and B2 if S is an even number. This sixfold activation of B 1 and B 2 in those groups of 12 A .... A 4 effective, their assigned Switch SCHS ....... SCH 11 must be set to position 1.

So läßt sich jede 12er Gruppe unabhängig entweder für 12 Kanalschaltungen mit je einmaliger Aktivierung (z. B. 50-Bd-Klasse) oder für zwei Kanalschaltungen mit je sechsmaliger Aktivierung (z. B.Each group of 12 can be used independently for either 12 channel circuits with one activation each (e.g. 50 Bd class) or for two channel circuits with six activations each (e.g.

300-Bd-Klasse) einstellen. Im Beispiel Fig. 15 sind die Gruppen A 1 und A 2 auf sechsmalige, die Gruppen A 3 und A 4 auf einmalige Aktivierung je ZM-Rahmen eingestellt. Mit SCH7 ist der Teilbitstrom U1 festgelegt.300 Bd class). In the example of FIG. 15, the groups are A. 1 and A 2 are activated six times, groups A 3 and A 4 are activated once each ZM frame set. The partial bit stream U1 is defined with SCH7.

Claims

Claims: 1. Circuit arrangement for controlling several channel circuits a time division multiplex data transmission system containing a clock signal generator, whose clock signals mark individual points in time of a time division multiplex frame, with with a time division multiplex signal the data of several data sources via a transmission device transmitted from a transmitting side to a receiving side and from the receiving side Time division multiplex signal the data is recovered and fed to data receivers, d a d u r c h g e - indicates that the data of the data sources can be varied Way can be classified in the time division multiplex signal (C) or that from the time division multiplex signal (C) the data in a variable manner for individual data sinks (D 101, D 102, D 103) are fed.

2. Circuit arrangement according to claim 1, characterized in that several interchangeable control plates (SP) are provided, one of which is a working position and in this working position the clock signals (U, V, S) of the clock signal generator (TG, ZP) receives and on the output side request signals (A, B) which are used to control the channel settings (K1, KZ .. .K48) (Fig. 1,2).

3. Circuit arrangement according to claim 1, characterized in that every channel switching ...... K48) in successive equal periods of time is activated with the aid of the request signals (A, B) (Fig. 5).

4. Circuit arrangement according to claim 1 and 2, characterized in that that the clock signal generator (TG, ZP) n clock signals of the first type (V) and m clock signals second type (S) emits that the m clock signals of the second type (S) individual time ranges mark within the time division multiplex frame that the n clock signals of the first type (V) individual time ranges of the clock signals of the second type (S) mark that the Control plates (SP) the n clock signals of the first type (V) n call signals of the first type (A) and the m clock signals of the second type (S) assigns m request signals of the second type (B), that n groups each with m channel circuits (K 1 to K48) are provided, which contain the data of the data sources (D 1, DZ ... D 48) or data derived therefrom and save with one of the request signals of the first type (A) and one of the second type (B) are activated, and if the polling signals (A, B) supplied coincide, the data is sent to the transmission device are delivered (Fig. 2, 5). -

5. Circuit arrangement according to claim 1 and 3, characterized characterized in that the clock signal generator (TG, ZP) clock signals of a third type (U) emits which mark the individual time ranges of the clock signals of the first type (V), that the clock signals of the third type (U) each have a clock signal input of the control plates (SP) are supplied that the control plates (SP) a switching device (SCH 1) included, which can be set in one of several switching positions in which one of the clock signal inputs (u 1, u2, u3, u 4, uS) conductive with a center contact of the Switching device (SCH 1) is connected that the assignment of the clock signals first Type (V) to the request signals of the first type (A) and / or the assignment of the clock signals of the second type (S) to the polling signals of the second type (B) using gates is made in dependence on the third type retrieval signals (U) and that the Center contact of the switching device (SCH1) is connected to the inputs of the gates (Fig. 4).

6. Circuit arrangement according to claim 1, characterized in that the clock signal generator contains a clock generator which generates a first clock generator signal (T1) outputs, the pulses of which are assigned to the individual points in time of the time-division multiplex frame and which emits a second clock signal (T2), the pulses of which start of the time division multiplex frame mark that the clock signal generator is a counter plate (ZP) contains the cyclically interconnected counters (Z1, Z 2, Z 3), each one counter input (z), one synchronization input (s), one reset input each (r) and have a number of n or m or p outputs via which the clock signals first type (V) or second type (S) or

third type (U), which shows the respective count of the Counters with a 1 out of n or 1 out of m or 1 out of p code characterize that the first clock signal (T 1) fed to the counter input (z) of one of the counters (Z1) is that the second clock signal (T2) the synchronization inputs (s) of all counters is fed and that the last output of each counter with the reset input (r) of the counter in question is connected (Fig. 2).

7. Circuit arrangement according to claim 1, characterized in that several groups of data sources (D 11, D 12, D 13, D 14, D 15) are provided, which deliver their data to assigned channel circuits, each in a channel insert (KE, KE / 2, KE / 3, KE / 4, KE / 5) are united that each group of the data sources each a control plate (SP 1, SP1 / 2, SP1 / 3, SP1 / 4, So1 / 5) is assigned to its polling signals of the first type (A) and second type (B) to the assigned duct inserts (KE, KE / 2, ... KEIS), 'that the channel circuits do not overlap in time Way to be activated (Fig. 10).

8. Circuit arrangement according to claim 7, characterized in that one channel switch (K1 to K48) of all channel inserts (KE) one after the other and then one further channel switching (K1 to K48) for all channel inserts (KE) is activated.

9. Circuit arrangement according to claim 3, characterized in that the time division multiplex signal is flexibly divided into partial bit streams and that the channel inserts (KE) Bit streams and adjacent channel circuits equidistant times of the Time division multiplex frames are assigned.

10. Circuit arrangement according to claim 4, characterized in that that the multiplex frame times of m channel circuits with n-fold activation in the time division multiplex frame are identical to the multiplex times of a channel circuit with m n-fold activation during a time multipley frame, and that the corresponding Channel switching defi- ned places in the same duct insert or are assigned in different channel inserts (Fig. 14).

11. Circuit arrangement according to claim 7, characterized in that that each group of data sources (D 11, D 12, D 13, D 14, D 15) each with their data deliver at a given speed.

12. Circuit arrangement according to claim 10, characterized in that that several data sources, which deliver their data at different speeds, are assigned to a single channel insert.

13. Circuit arrangement according to claim 1, characterized by the the following features used individually or in combination: I. the data of the channel circuits (KS) can be inserted into the ZM signal or the ZM signal in a variable manner be removed; IL the time division multiplex signal can be flexible in expedient, independent usable partial bit streams are broken down; IIt. Control signals and wiring of the Channel inserts (KE) are coordinated so that the necessary links can be achieved with little effort; IV. A clear arrangement of the Channel circuits (KS) in the channel inserts (KE) with favorable space utilization results, where the channel inserts (I (E)) full partial bit streams according to II. and adjacent channel switching positions equidistant points in time of a multiplex frame are assigned; V. the shortcuts take place by means of switchable / interchangeable control circuits that determine / mix Channel classes characterized by different calling frequencies in the overall system and also enable individual channel use, while channel use and channel switching and the circuit for generating the control signals is neutral and cannot be changed Units are; VI. the control circuits are assigned to the channel inserts in a decentralized manner are; VII. The generation of the control signals is repeated for each control circuit (for Favoring the wiring); VIII. A scheme based on the same principles as indicated for the same or a different time division multiplex system, however z. B. with variation of the polling signals before or after the control circuit and the number of the lines (coincidence points) is applied.

The invention relates to a control circuit arrangement a plurality of channel circuits of a time division multiplex data transmission system, the one Contains clock signal generator, the clock signals of which are individual points in time of a time-division multiplex frame to mark. The data from several data sources are transmitted with a time division multiplex signal transmitted via a transmission device from a sending side to a receiving side, and at the receiving end, the data are recovered from the time division multiplex signal and Data receivers supplied.

In the case of time division multiplex data transmission, the data becomes several Channel circuits assigned to a time division multiplex signal bit by bit or bit group by bit, wherein the channel circuits are controlled with polling signals. The invention lies the task of generating the polling signals flexibly in such a way that the assignment of the data to be transmitted for the time division multiplex signal at different channel speeds it can be adapted in a simple manner so that it can also be used in the case of timely equidistant retrieval the channel circuits a clear spatial arrangement with optimal use of space with a mixture of channel speeds and that channel circuits, channel inserts and multiplexing devices are neutral, unchangeable units.

According to the invention, the data of the data sources can be varied Way classified into the time division multiplex signal or are derived from the time division multiplex signal the data is supplied to individual data sinks in a variable manner.

To adapt the time division multiplex data transmission system to different Channel speeds it is appropriate to have several interchangeable and switchable Provide control plates, one of which assumes a working position for each channel insert and in this working position the clock signals of the clock generator on the input side receives and on the output side emits request signals that are used to control the channel circuits of the relevant channel insert. With such exchangeable control plates not only can different numbers of participants and channel speeds in the course of the production of the entire system, but only when it is delivered or take into account later when using them in practical operation. This adaptation takes place with relatively little expenditure of material and time, because there is no intervention in the central equipment of the time division multiplex system and no intervention in the use of the sewer must be made with the channel circuits, but only the appropriate one Control plate is brought into working position. Another advantage of this system can be seen in the fact that on the channel circuits, on the channel inserts and on the Multiplex device no settings have to be made, so that it For example, it is possible to have all channel circuits and channel inserts identical to manufacture and use in the same way.