DE2415564B1

DE2415564B1 - Circuit arrangement for interference signal suppression in digital signal transmission

Info

Publication number: DE2415564B1
Application number: DE19742415564
Authority: DE
Inventors: Franz-Juergen 6451 Doernigheim Riewe
Original assignee: Honeywell GmbH
Current assignee: Honeywell GmbH
Priority date: 1974-03-30
Filing date: 1974-03-30
Publication date: 1975-09-25

Description

Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung zur Störsignalunterdrückung anzugeben, die für eine integrierte Schaltungsbauweise geeignet ist und eine zuverlässige Störsignalunterdrückung in jedem Fall gewährleistet. The object of the invention is therefore to provide a circuit arrangement to the Specify interference signal suppression that is suitable for an integrated circuit design and reliable interference signal suppression is guaranteed in every case.

Diese Aufgabe wird gelöst durch die im Anspruch 1 gekennzeichnete Erfindung. Dabei wird auch hier die Dauer des Nutzimpulses als Kriterium für die Unterscheidung zwischen Nutzimpuls und Störimpuls ausgewertet. Da jedoch die Bestimmung der Impulsdauer nicht durch Integration, sondern durch einen Zählvorgang erfolgt, werden die den bekannten mit Integration arbeitenden Verfahren anhaftenden Nachteile vermieden. Darüber hinaus kann die Schaltungsanordnung gemäß der Erfindung leicht in integrierter Schaltungsbauweise realisiert werden, weil sie weder Kondensatoren zur Integration noch irgendwelche Induktivitäten enthält. Sie eignet sich somit besonders für einen äußerst gedrängten Schaltungsaufbau und für die Großserienfertigung. This object is achieved by the one characterized in claim 1 Invention. Here, too, the duration of the useful pulse is used as a criterion for the Differentiation between useful pulse and interference pulse evaluated. Since, however, the determination the pulse duration is not done by integration, but by a counting process, the disadvantages inherent in the known integration processes avoided. In addition, the circuit arrangement according to the invention can easily can be implemented in integrated circuit design because they have neither capacitors still contains any inductances for integration. It is therefore suitable especially for an extremely compact circuit structure and for large-scale production.

Darüber hinaus ist der Schaltungsaufbau im Vergleich zu bekannten Störunterdrückungsschaltungen recht einfach.In addition, the circuit structure is compared to known ones Noise suppression circuits are quite simple.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen. Zur Erläuterung wird im folgenden auf ein in der Zeichnung wiedergegebenes Ausführungsbeispiel Bezug genommen, wobei Fig. 1 das Schaltbild der Schaltungsanordnung zur Störsignalunterdrückung und F i g. 2 ein zur Erläuterung der Wirkungsweise dienendes Impulsdiagramm mit den Signalverläufen an verschiedenen Schaltungspunkten und bei verschiedenen Störungsfällen wiedergeben. Advantageous further developments of the invention emerge from the subclaims. For explanation, the following is an embodiment shown in the drawing Reference is made, FIG. 1 showing the circuit diagram of the circuit arrangement for interference signal suppression and F i g. 2 with a timing diagram serving to explain the mode of operation the signal curves at different switching points and in different cases of failure reproduce.

Die von etwaigen Störungen zu befreienden Eingangsimpulse werden dem Signaleingang A eines im vorliegenden Fall aus drei Stufen S1, S2 und S3 bestehenden Schieberegisters SR zugeleitet, dessen Taktgebereingang B mit dem Ausgang eines aus einem Oszillator OS und einem Frequenzteiler FT bestehenden Taktgebers TG verbunden ist. Die Ausgänge der SchieberegisterstufenS1, S2 und S3 sind an die Eingänge El, E2 bzw. E3 eines Koinzidenzgatters G, beispielsweise eines UND-Gatters, angeschlossen, welches im gezeigten Ausführungsbeispiel noch einen vierten Eingang E4 aufweist, welcher mit einem Ausgang einer vom Frequenzteiler FT gesteuerten bistabilen Kippschaltung FF in Verbindung steht. Das von eventuellen Störungen befreite Ausgangssignal kann an der Ausgangsklemme C entnommen werden. The input impulses to be freed from any disturbances the signal input A of one consisting in the present case of three stages S1, S2 and S3 Shift register SR supplied, whose clock input B with the output of a from an oscillator OS and a frequency divider FT existing clock TG connected is. The outputs of the shift register stages S1, S2 and S3 are connected to the inputs El, E2 or E3 of a coincidence gate G, for example an AND gate, connected, which in the illustrated embodiment also has a fourth input E4, which has an output of a bistable multivibrator controlled by the frequency divider FT FF communicates. The output signal freed from any interference can can be taken from output terminal C.

Es sei zunächst angenommen, daß mit dem ersten Taktgeberimpuls das Flipflop FF in eine solche Schaltlage gebracht wird, daß sein Ausgangssignal ständig den Wert » 1 « hat. Das Schieberegister SR ist derart aufgebaut, daß jeweils dann ein Ausgangssignal am Ausgang der ersten und folglich beim darauffolgenden Taktimpuls auch an dem nächsten Ausgang erscheint, wenn während der Anstiegsflanke des Taktimpulses am Eingang A ein Signal ansteht. It is initially assumed that with the first clock pulse the Flip-flop FF is brought into such a switching position that its output signal is constant has the value "1". The shift register SR is constructed in such a way that in each case an output signal at the output of the first and consequently at the subsequent clock pulse also appears at the next output if during the rising edge of the clock pulse there is a signal at input A.

Umgekehrt schaltet das Ausgangssignal der ersten Stufe des Schieberegis.ers auf »0« um, wenn während der Anstiegsflanke eines Taktimpulses am Eingange kein Signal vorhanden ist. Mit jedem Taktimpuls werden die gerade vorhandenen Signale um jeweils eine Stufe des Schieberegisters weitergeschoben. Die Abstiegsflanke der Taktimpulse hat keinen Einfluß auf den Schaltzustand der Schieberegisterstufen.Conversely, the output signal of the first stage of the shift register switches to "0" if no. during the rising edge of a clock pulse at the input Signal is present. With each clock pulse, the signals that are currently present shifted by one level of the shift register at a time. The falling flank of the Clock pulses have no influence on the switching status of the shift register stages.

Zur Erläuterung der Wirkungsweise wird zusätzlich auf F i g. 2 Bezug genommen. Zunächst wird der Fall betrachtet, daß am Eingang ein Nutzimpuls N1 mit vorgeschriebener Soll-Dauer T ansteht Aus dem Vergleich der Kurvenzüge a und b ist ersichtlich, daß die Sollimpulslänge T eines Nutzimpulses N1 im gezeigten Beispiel der vierfachen Periodendauer der Taktimpulsfolge b entspricht. Das Gatter G hat, wenn man von dem voraussetzungsgemäß ständig auf dem Potential »1« liegenden Eingang E 4 absieht, drei Eingänge, so daß es dann durchgeschaltet wird, wenn beim Eintreffen der Anstiegsflanke des dritten Taktimpulses einerseits ein Eingangssignal a vorhanden ist und andererseits dies auch während der Anstiegsflanken der beiden vorangehenden Taktimpulse der Fall war. Während der tatsächlichen Nutzimpulsdauer müssen also die Anstiegsflanken von wenigstens drei aufeinanderfolgenden Taktimpulsen auftreten. Dann sind beim Eintreffen der Anstiegsflanke des dritten Taktimpulses die genannten Bedingungen erfüllt. Für das dargestellte Schaltungsbeispiel gilt also n = 3, P = T/4 und somit n p = 3T <T. Würde man n P größer 4 wählen als T, so wird ein Nutzimpuls, der an seinem Anfang und/oder Ende gestört ist, unter Umständen nicht als Nutzimpuls erkannt und geht verloren. To explain the mode of operation, reference is also made to FIG. 2 reference taken. First, the case is considered that a useful pulse N1 at the input prescribed target duration T pending From the comparison of curves a and b is it can be seen that the nominal pulse length T of a useful pulse N1 in the example shown corresponds to four times the period of the clock pulse train b. The gate G has if one of the input, which is constantly at the potential »1«, according to the prerequisites E 4 refrains from having three inputs, so that it is switched through when it arrives On the one hand, an input signal a is present on the rising edge of the third clock pulse and on the other hand this also during the rising edges of the two preceding ones Clock pulses was the case. So during the actual useful pulse duration the rising edges of at least three consecutive clock pulses occur. Then when the rising edge of the third clock pulse arrives, these are the ones mentioned Conditions met. For the circuit example shown, n = 3, P applies = T / 4 and thus n p = 3T <T. If one were to choose n P greater than 4 than T, then a Useful pulse that is disturbed at its beginning and / or end may not be recognized as a useful pulse and is lost.

Andererseits ist im gezeigten Beispiel n P T12, d. h. 2 n P>T.Bei Nichteinhaltung dieser Bedingung bestünde die Gefahr, daß ein etwa in der Mitte durch eine Störung unterbrochener Nutzimpuls zwei Ausgangsimpulse statt einem entstehen läßt.On the other hand, in the example shown, n P T12, i.e. H. 2 n P> T. At Failure to comply with this condition would run the risk of getting around in the middle a disturbance of the interrupted useful pulse results in two output pulses instead of one leaves.

In F i g. 2 sind jeweils über der Zeit in der obersten Zeile verschiedene Formen des an der Eingangsklemme A stehenden Eingangssignals a, in der zweiten Zeile die am Taktgebereingang B stehende Taktimpulsfolge b, weiterhin in der nächsten Zeile das am Ausgang der ersten SchieberegisterstufeS1 stehende und zum Eingang E 1 des Gatters G gelangende Signal sl, dann das am Ausgang der zweiten Schieberegisterstufe entstehende Signal s2 sowie das am Ausgang der dritten Schieberegisterstufe stehende Signal s3 und schließlich das Ausgangssignal c wiedergegeben. In Fig. 2 are each different over time in the top line Forms of the input signal a at input terminal A, in the second line the clock pulse sequence b at the clock input B continues in the next Line that at the output of the first shift register stage S1 and to the input E 1 of the gate G arriving signal sl, then that at the output of the second shift register stage resulting signal s2 and that at the output of the third shift register stage Signal s3 and finally the output signal c reproduced.

Zur Zeit tl beginnt am Eingang A der Nutzimpuls N 1. Mit der Anstiegsflanke des darauffolgenden Taktimpulses zur Zeit t2 entsteht am Ausgang der ersten Stufe 51 des Schieberegisters SR ein Signal s 1. Dieses Signal wird mit jedem Taktimpuls um eine Stelle des Schieberegisters weitergeschoben, so daß an den Ausgängen der zweiten und dritten Stufe sich die um jeweils einie Taktimpulsperiode zeitlich versetzten Signale s 2 und s3 einstellen. Während der Dauer des Nutzimpulses N1 haben die Anstiegsflanken der darauffolgenden Taktimpulse keinen Einfluß auf den Schaltzustand des Schieberegisters. Der Nutzimpuls N1 hört zur Zeit t4 auf, jedoch wird dies erst zur ZeittS der Anstiegsflanke des nächsten Taktimpulses festgestellt. Zu dieser Zeit schaltet somit der Ausgang der ersten Schieberegisterstufe auf »0« zurück, so daß der obere Eingang des Gatters G kein Signal mehr erhält und damit auch das Gatter G sperrt und der aus dem ersten Nutzimpuls N1 abgeleitete Ausgangsimpuls C1 beendet ist. Seine Dauer ergibt sich aus der gemeinsamen Oberlappungszeit der Ausgangssignale sl, s2, s3 aller drei Schieberegisterstufen zu (t5 - t3). At time tl, the useful pulse N 1 begins at input A. With the rising edge of the following clock pulse at time t2 occurs at the output of the first stage 51 of the shift register SR a signal s 1. This signal is with each clock pulse shifted by one place of the shift register, so that at the outputs of the the second and third stages are offset in time by one clock pulse period Set signals s 2 and s3. During the duration of the useful pulse N1, the rising edges have the subsequent clock pulses have no effect on the switching state of the shift register. The useful pulse N1 ends at time t4, but this only becomes apparent at time tS of the rising edge of the next clock pulse detected. At this time the output switches of the first shift register stage back to "0" so that the upper input of the gate G no longer receives a signal and thus also blocks gate G and the gate from the first Useful pulse N1 derived output pulse C1 has ended. Its duration arises from the common overlap time of the output signals sl, s2, s3 of all three shift register stages to (t5 - t3).

Erscheint während der Nutzimpulspause am Eingang A ein Störimpuls ST 1, so wird dieser völlig unterdrückt; sofern während seiner Dauer keine Anstiegsflanke eines Taktimpulses auftritt. Wie man aus dem Vergleich der Kurvenzüge a und b ersieht, liegt zwischen der Anfangszeit t6 und dem Schluß t7 des Störimpulses ST1 keine Anstiegsflanke der Taktimpulsfolge b. Damit kann dieser Störimpuls kein Ausgangs signal des Schieberegisters erzeugen. Tritt hingegen ein Störimpuls ST2 zur Zeit t 8 auf und ist noch während der Anstiegsflanke zur Zeit t9 eines Taktimpulses vorhanden, so entsteht am Ausgang der ersten Schieberegisterstufe ein Signal set 2 und hält voraussetzungsgemäß so lange an, bis zur Zeit tll eines nachfolgenden Taktimpulses das Eingangssignal a verschwunden ist. Dieses Ausgangssignal ist 2 am Ausgang der ersten Schieberegisterstufe wird durch die nachfolgenden Taktimpulse schrittweise durch die weiteren Stufen verschoben, wie dies aus den Kurvenzügen s2 und s3 ersichtlich ist. Dabei haben jedoch zu keiner Zeit alle drei Schieberegisterausgänge gleichzeitig ein Ausgangssignal vorzuweisen, so daß das UND-Gatter G auch auf diesen Störimpuls ST 2 nicht anspricht. Appears during the useful pulse pause at the input A. an interference pulse ST 1, this is completely suppressed; provided during its duration no rising edge of a clock pulse occurs. How to tell from comparing the Curves a and b can be seen, lies between the start time t6 and the end t7 of the interference pulse ST1 no rising edge of the clock pulse sequence b. So this can Interference pulse does not generate an output signal from the shift register. However, occurs Interference pulse ST2 at time t 8 and is still during the rising edge at the time t9 of a clock pulse is present, it arises at the output of the first shift register stage a signal set 2 and, as required, lasts until time tll one subsequent clock pulse the input signal a has disappeared. This output signal is 2 at the output of the first shift register stage is determined by the subsequent clock pulses gradually shifted through the other stages, as shown in the curves s2 and s3 can be seen. However, at no time do all three shift register outputs have at the same time to present an output signal, so that the AND gate G also on this Interference pulse ST 2 does not respond.

Schließlich sei noch der Fall betrachtet, daß ein weiterer Nutzimpuls N2 durch zwei im Abstand aufeinanderfolgende negativ gerichtete Störimpulse ST 3 und ST4 zeitweilig unterbrochen wird. Der Nutzimpuls N2 beginnt zur Zeit2 und wird durch die Anstiegsflanke des nachfolgenden Taktimpulses zur Zeit t 13 in ein Ausgangssignal n2 am Ausgang der ersten SchieberegisterstufeS1 umgeformt. Der Störimpuls ST 3 trifft nicht auf eine Anstiegsflanke der Taktimpulsfolge und wird somit, wie oben bereits an Hand des Störimpulses ST 1 erläutert, vollkommen unterdrückt. Während des Störimpulses ST 4 hingegen tritt zur Zeit t 15 die Anstiegsflanke eines Taktimpulses auf, wodurch der Ausgang der ersten Schieberegisterstufe auf Null zurückgesetzt wird. Der verbleibende Rest des Nutzimpulses trifft wiederum nicht auf eine Anstiegsflanke der Taktimpulsfolge und kann somit nicht zu einer Änderung des Ausgangssignals des Schieberegisters führen. Das Signal n2 am Ausgang der ersten Schieberegisterstufe wird nunmehr, wie oben beschrieben, schrittweise durch die Taktimpulsfolge gesteuert, jeweils um eine Stufe weiterverschoben. Zur Zeit t 14 überlappen sich alle drei Schieberegisterausgangssignale sl, s2 und s3, so daß das Gatter G durchgeschaltet wird und ein Ausgangssignal C 2 entsteht. Dieses hält so lange an, bis zur Zeit t 15 die Anstiegsflanke eines Taktimpulses auf die durch den Störimpuls ST4 hervorgerufene Lücke im Nutzimpuls N2 trifft und damit die erste Schieberegisterstufe sl auf »0« zurücksetzt. Die Anzahl der Ausgangsimpulse C 1 und C 2 entspricht also der Anzahl der ankommenden Nutzimpulse N1, N2, wohingegen Störimpulse gleich welcher Polarität keinen Ausgangsimpuls erzeugen. Finally, consider the case that another useful pulse N2 by two negatively directed interference pulses ST 3 following one another at a distance and ST4 is temporarily interrupted. The useful pulse N2 begins at time2 and becomes by the rising edge of the subsequent clock pulse at time t 13 into an output signal n2 is transformed at the output of the first shift register stage S1. The interference pulse ST 3 hits does not respond to a rising edge of the clock pulse train and is thus, as above, already explained on the basis of the interference pulse ST 1, completely suppressed. During the glitch ST 4, on the other hand, has the rising edge of a clock pulse at time t 15, as a result of which the output of the first shift register stage is reset to zero. The remaining one The rest of the useful pulse does not hit a rising edge of the clock pulse train and thus cannot change the output signal of the shift register to lead. The signal n2 at the output of the first shift register stage is now how described above, controlled step by step by the clock pulse train, each time by one Level moved further. At time t 14, all three shift register output signals overlap sl, s2 and s3, so that the gate G is switched through and an output signal C. 2 is created. This continues until the rising edge of a at time t 15 Clock pulse to the gap in the useful pulse caused by the interference pulse ST4 N2 hits and thus resets the first shift register stage sl to "0". The number the output pulses C 1 and C 2 thus correspond to the number of incoming useful pulses N1, N2, whereas interference pulses of any polarity do not generate an output pulse.

Im geschilderten Ausführungsbeispiel mit T = 4 P und n = 3 ist in F i g. 2 der Fall dargestellt, daß der Beginn eines NutzimpulsesN1 gerade mit der Abstiegsflanke eines Taktimpulses zusammenfällt, so daß die erste während der Dauer des Nutzimpulses auftretende Anstiegsflanke eines Taktimpulses erst eine halbe Taktperiode nach Beginn des Nutzimpulses N 1 erscheint. Da die Anstiegsflanken von drei aufeinanderfolgenden Taktimpulsen zur Durchschaltung des Gatters G erforderlich sind, muß hier der Nutzimpuls eine Dauer von 5/8 der Sollimpulslänge haben. Tritt die erste Anstiegsflanke eines Taktimpulses in einem früheren Teil des Nutzimpulses oder sogar gleich zu desseen Beginn auf, so würde ein Nutzimpuls bereits als solcher erkannt, wenn er etwas länger ist als die halbe Soll-Impulsdauer. Erscheint hingegen die erste Anstiegsflanke eines Taktimpulses noch später als im gezeigten Fall, so wird der Nutzimpuls erst als solcher festgestellt, wenn seine Dauer 3/4 der Soll-Impulsdauer beträgt. Solange das Auftreten der Nutzimpulse in keiner Weise mit der Taktimpulsfolge synchronisiert ist, muß für das Erkennen eines Nutzimpulses der ungünstigste Fall der Phasenlage zugrunde gelegt werden. Dieses Intervall von 50 bis 750/0 der Soll-Impulsdauer, in welchem die Wahrscheinlichkeit einer Impulserkennung von der Phasenlage der Taktimpulse in bezug auf den Nutzimpuls abhängt, läßt sich verkleinern, indem die Anzahl n der Schieberegisterstufen und die Taktfrequenz 1/P erhöht werden. Je größer die Zahl der Schieberegisterstufen und der Gattereingänge ist, um so weniger liegt der bei ungünstiger Phasenlage von Nutzimpuls und Taktimpuls erforderliche Mindestwert der Nutzimpulsdauer über 50°/o. In the illustrated embodiment with T = 4 P and n = 3, in F i g. 2 shows the case that the beginning of a useful pulse N1 just begins with the Falling edge of a clock pulse coincides, so that the first during the duration of the useful pulse occurring rising edge of a clock pulse only half a clock period after the start of the useful pulse N 1 appears. Because the leading edges of three consecutive Clock pulses for switching through the gate G are required, the useful pulse must here have a duration of 5/8 of the nominal pulse length. The first rising edge occurs when a Clock pulse in an earlier part of the useful pulse or even equal to desseen Beginning on, a useful pulse would already be recognized as such if it was a little longer is than half the target pulse duration. If, however, the first rising edge appears of a clock pulse is even later than in the case shown, the useful pulse is only determined as such when its duration is 3/4 of the target pulse duration. So long the occurrence of the useful pulses is in no way synchronized with the clock pulse train is, the worst case of the phase position must be for the detection of a useful pulse be taken as a basis. This interval from 50 to 750/0 of the target pulse duration, in which the probability of a pulse detection from the phase position of the clock pulses in relation to the useful pulse depends, can be reduced by the number n of Shift register stages and the clock frequency 1 / P are increased. The bigger the number the shift register stages and the gate inputs, the less it is unfavorable phase position of useful pulse and clock pulse required minimum value of the Useful pulse duration over 50%.

Allerdings erhöht sich dabei die Wahrscheinlichkeit, daß eine Störung in einem Nutzimpuls mit der Anstiegsflanke eines Taktimpulses zusammenfällt und dadurch der Nutzimpuls nicht als solcher erkannt wird.However, this increases the likelihood of a malfunction coincides in a useful pulse with the rising edge of a clock pulse and as a result, the useful pulse is not recognized as such.

Bei der Übertragung von mehreren Nutzimpulsen brauchen Nutzimpulsfolgefrequenz und Taktfrequenz nicht synchron zu laufen. Wandert die Anstiegsflanke des ersten Taktimpulses während eines Nutzimpulses infolge der sich ständig ändernden Phasenlage von Nutz- und Taktsignal beim zweiten Nutzimpuls beispielsweise voreilend aus dem Nutzimpuls heraus, so wird im gezeigten Fall statt dessen die Anstiegsflanke eines nachfolgenden Taktimpulses in den Zeitbereich der Impulsdauer des Nutzimpulses hineingeschoben, so daß die Gesamtzahl der während der Nutzimpulsdauer auftretenden Anstiegsflanken von Taktimpulsen gleichbleibt. When transmitting several useful pulses, useful pulse repetition frequency is required and clock frequency do not run synchronously. Wander the leading edge of the first Clock pulse during a useful pulse due to the constantly changing phase position of useful and clock signals at the second useful pulse, for example leading from the Useful pulse out, then in the case shown, the rising edge becomes a instead the following clock pulse is pushed into the time range of the pulse duration of the useful pulse, so that the total number of rising edges occurring during the useful pulse duration of clock pulses remains the same.

Der eingangs bereits erwähnte vierte Eingang E4 des Gatters G hat die Aufgabe, dieses Gatter nach einer vorgegebenen Zeitspanne vollständig zu sperren, so daß hiernach eingehende Störimpulse das Gatter nicht mehr beeinflussen können. Für das Programmieren eines Zeitgebers wird normalerweise eine bestimmte Zeitspanne vorgegeben, während der die Nutzimpulse übertragen werden. Das Flipflop FF ist an einen solchen Ausgang des Frequenzteilers FT angeschlossen, der nach Ablauf der genannten Zeitspanne ein Ausgangssignal liefert. Mit diesem Ausgangssignal wird das Flipflop FF zurückgesetzt und damit dem Eingang E4 des Gatters wie vor Beginn der Programmierung ein Signal »0« zugeführt und somit das Gatter gesperrt. The fourth input E4 of the gate G, already mentioned at the beginning, has the task of completely blocking this gate after a specified period of time, so that afterwards incoming interference pulses can no longer influence the gate. Programming a timer usually takes a certain amount of time specified during which the useful pulses are transmitted. The flip-flop FF is on connected to such an output of the frequency divider FT, which after the expiry of the provides an output signal. With this output signal the flip-flop FF is reset and thus the input E4 of the gate as before the start a signal »0« is fed to the programming and thus the gate is blocked.

Claims

Claims: 1. Circuit arrangement for interference signal suppression with digital signal transmission, especially when programming timers, with a time-determining element connected to the signal input and a coincidence gate connected to this with several inputs, characterized in that that the time-determining element is designed as a shift register (SR) that the Outputs of the successive stages (S1, S2, S3) of the shift register (SR) the inputs (El, E 2, E 3) of the coincidence gate (G) form, the number of which (n) corresponds to the number of n> 2 shift register stages that a clock input (B) of the shift register (SR) with the output of a clock pulse with the period duration P delivering clock (TG) is connected and that the product n P of the number n of the shift register stages and the period length P of the clock pulse sequence are selected in this way is that n P <T <2n P, where T is the nominal pulse duration of a useful pulse (N) is.

2. Circuit arrangement according to claim 1, wherein the clock generator (TG) consists of an oscillator (OS) with a downstream frequency divider (FT), thereby characterized in that at the frequency divider (FT) also one according to a predetermined Number of clock pulses switchable bistable trigger circuit (FF) connected whose output is connected to a further input (E4) of the coincidence gate (G) and this sends a blocking signal.

The invention relates to a circuit arrangement for suppressing interference signals with digital signal transmission, especially when programming timers. It is known to separate useful signals from interfering signals in terms of amplitude by above a predetermined maximum value or below a predetermined minimum value Interfering signals lying in the useful signal are suppressed with the help of limiter circuits will. This method fails as soon as the interfering signals are in the same amplitude range lie like the useful signals. Provided that interference signals a significant If the duration of the useful signals is shorter, the interference signals can also be caused by this suppress that one gives the input signals to an integrator, which only provides an output switching signal when the longer useful signal is present, but not with short glitches. Before doing this, an amplitude limit must be applied ensure that the shorter duration of glitches is not caused by a outweighed the higher amplitude and thus the integrating element despite the shorter period of time due to the higher amplitude up to the threshold worth being charged. This method however, has the disadvantage that useful pulses, which due to a disturbance prematurely are interrupted, do not charge the integrator up to the switching level and thus be suppressed. On the other hand, if the switching level is set lower, then under certain circumstances he was overcome by interfering pulses in close succession, which then a pulse occurs at the output, although the input has no useful pulse at all was fed.

Furthermore, from the magazine "elektronikpraxis", issue 10, October 1973, p. 82/83, a circuit arrangement for interference signal suppression at the end of digital data transmission routes known, in which the incoming signal two parallel signal branches and the outputs of both branches to the two Inputs of one serving as a logic circuit and the suppressed output signal supplying flip-flops are connected. In one branch from the leading edge an incoming pulse by integrating a delayed pulse and in the other Signal branch using an inverter from the trailing edge of an incoming Pulse is also derived by integrating a delayed pulse.

These two delayed pulses reach the two switching inputs of the flip-flop. As a result of the analog integration used here in both signal branches there is also the risk here that interfering pulses following closely one another will exceed the integration threshold exceed and thus from several interference pulses at the input one or possibly also multiple glitches are generated at the output. However, this can be done in some applications such interference suppression filters are unacceptable. When the Information is characterized by the number of pulses transmitted means the emergence of output glitches a corruption of the information, which in many cases, for example when programming timers for detonators, must be excluded.

Finally, from DT-OS 21 37 068 a circuit arrangement known for the suppression of interference pulses, in which an incoming pulse train once directly on one input of a flip-flop and on the other via a differentiator and a downstream NAND gate connected to the other input of the flip-flop is. The circuit input, the output of the NAND gate and the output of the flip-flop are to a coincidence gate having a corresponding number of inputs out, which at its output the pulse train freed from the interference pulses supplies.

However, this known circuit is not able to generate a glitch to suppress, which follows shortly after a useful pulse or as an interruption of the useful pulse makes noticeable at its end. Such a glitch can do that time-determining element (RC differentiating element) does not fully reload, so that this disturbance the circuit happens.

Furthermore, the use of an RC element in the circuit is in accordance with DT-OS 21 37 068 as well as in the one made known by the magazine "elektronikpraxis" Circuit of an integration of these known circuits and thus a rational, cheap mass production in the way.