DE2408990C3

DE2408990C3 - Program-controlled test system

Info

Publication number: DE2408990C3
Application number: DE19742408990
Authority: DE
Inventors: Tsugie Gyoda Saitama Maejima, (Japan)
Original assignee: Takeda Riken Kogyo KX., Tokio
Priority date: 1973-02-26
Filing date: 1974-02-25
Publication date: 1977-01-27

Description

Die Erfindung betrifft ein programmgesteuertes Testsystem, bei welchem eine Adresse, die in einer aus einer Mikroprogrammeinheit auslesbaren Instruktion enthalten ist, in eine Adresseneinheit und Bezugsdaten in einen Bezugsdatengenerator eingebbar sind, bei welchem die Bezugsdaten unter einer durch die Adresse in der Adresseneinheit spezifizierten Adresse in einen zu testenden Speicher eingebbar und dann in einen Ausgangsdatenspeicher auslesbar sind und bei welchem die ausgelesenen Daten mit den Bezugsdaten im Bezugsdatengenerator in einer Vergleichsschaltung vergleichbar sind, so daß der Reihe nach jede Adresse des zu testenden Speichers getestet wird.The invention relates to a program-controlled test system in which an address that is in a from a microprogram unit readable instruction is contained in an address unit and Reference data can be entered in a reference data generator, in which the reference data under a The address specified by the address in the address unit can be entered into a memory to be tested and then can be read out into an output data memory and in which the read out Data are comparable with the reference data in the reference data generator in a comparison circuit, see above that in turn each address of the memory to be tested is tested.

Ein solches Testsystem soll vorzugsweise zum Testen einer integrierten Halbleiterspeichereinheit verwendet werden.Such a test system should preferably be used for testing an integrated semiconductor memory unit be used.

Aus einer der US-PS 37 51649 entsprechenden vorveröffentlichten japanischen OffenlegungsschriftFrom one of US-PS 37 51649 corresponding Japanese Patent Application Laid-Open

3 ⁷ 43 ⁷ 4

ist ein System zum Testen einer Speichereinheit, die scheint beim Auslesen des letzten Speicherplatzes, auf einem integrierten Halbleiter ausgebildet ist, be- Mit dieser Testmethode läßt sich nur das richtige kannt, bei dem zunächst eine Adresse in der zu oder falsche Arbeiten des Speichers insgesamt übertestenden Vorrichtung ausgewählt wird. Dann wird prüfen, nicht jedoch, welche Speicherplätze im eineine Bezugsinfonnation in diese Adreßstelle ein- 5 zelnen falsch arbeiten. Wie die Testzeit für einzelne gespeichert, wieder ausgelesen und die ausgelesene Speicherplätze auch bei langer Einzelzugriffszeit ver-Ausgangsinformation mit der Bezugsinformation ringen werden kann, bleibt in dieser Auslegeschrift verglichen, die vor dem Einschreiben im Urzustand unerwähnt.is a system for testing a memory unit that appears when reading out the last memory location, is formed on an integrated semiconductor, with this test method only the correct knows, in which initially an address in the too or incorrectly working of the memory altogether over-test Device is selected. Then it will check, but not which memory locations are in one Reference information in this address point 5 individually work incorrectly. Like the test time for individual stored, read out again and the read out memory locations ver output information even with long individual access times can be wrestled with the reference information, remains in this interpretative document compared, which was not mentioned before the registration in the original state.

gespeichert worden war. Es wird dann entschieden, Aus der GB-PS 1183 908 ist eine Testmethode ob sich das Vergleichsergebnis als »nicht fehlerhaft« io bekannt für Speicher, die sowohl beim Einschreiben oder »fehlerhaft« erweist. Stellt sich die Ausgangs- als auch beim Auslesen eine Zustandsänderung erinformation als »nicht fehlerhaft« heraus, wird der fahren und bei denen das Einschreibsignal ein Signal Programmzähler um einen Schritt weitergeschaltet, aus der Ausleseleitung erzeugt Solche Speicher sind um den nächsten Programmschritt einzuleiten. Er- Kernspeicher oder andere Magnetspeicher. Mit weist sich das Vergleichsergebnis als »fehlerhaft«, 15 dieser bekannten Testmethode wird jedoch nicht die wird ein akkommodierender Verfahrensablauf ein- grundsätzliche Funktionsfähigkeit der einzelnen geleitet. Der akkommodierende Verfahrensablauf für Speicherplätze geprüft. Vielmehr wird untersucht, ob die fehlerhafte Speichereinheit erfordert eine defi- in einem bestimmten Speicherblock, der z.B. ein nierte Zeit, so daß unter Voraussetzung einer festen Vier-Bit-Wort zu speichern vermag, die richtige Zykluszeit die Auswahl der Speichereinheiten, die so Information gespeichert ist. Die für diesen Block getestet werden können, in Abhängigkeit von der vorgesehene Information wird als Prüfinformation Länge ihrer Zugriffszeit begrenzt ist. Eine Speicher- eingeschrieben, und durch dieses Einschreiben wereinheit mit einer längeren Zugriffszeit kann in einem den Auslesesignale in Leseleitungen erzeugt. Einsolchen System daher nicht mehr getestet werden. schreib- und Auslesesignale werden in einer Ver-Dies wäre nur durch Verlängerung der Zykluszeit as gleichsschaltung miteinander verglichen. Stimmte die möglich. Auf der anderen Seite ist es verständlich, in dem Block gespeicherte Information nicht mit der daß die Speichereinheit mit der Maximalgeschwin- eingeschriebenen Prüfinformation überein, kann dies digkeit getestet werden kann, wenn sowohl der Zu- mit Hilfe der Vergleichsschaltung festgestellt werden, griff als auch die Bestimmung des Testergebnisses Der Vergleichsschaltung vorgeschaltete Register dieinnerhalb einer Zykluszeit bei der höchsten Ge- 30 nen dazu, den Zeitunterschied beim Auftreten des schwindigkeit der Speichereinheit vollendet werden Einschreibsignals und des Auslesesignals auszukönnen. Speichereinheiten mit derselben Maximal- gleichen. Dieses bekannte Verfahren eignet sich geschwindigkeit von einer Zykluszeit, aber mit einer jedoch nicht dazu, die Funktionsfähigkeit eines ein-Zugriffszeit, die einen relativ größeren Teil davon zigen Speicherplatzes mit Sicherheit zu überprüfen, in Anspruch nimmt, so daß die Summe der Zugriffs- 35 Denn daß ein bestimmter Speicherplatz einen bezeit und der Zeit, die für die Bestimmung des Test- stimmten mit der Prüfinformation übereinstimmenergebnisses erforderlich ist, bei maximaler Ge- den Zustand aufweist, kann auch daran liegen, daß schwindigkeit der Speichereinheit eine Zykluszeit ein solcher an sich fehlerhafter Speicherplatz überüberschreitet, können jedoch nicht mehr getestet haupt nur diesen Zustand anzunehmen vermag, der werden. In diesem Fall muß die Zykluszeit des Tests 40 aber zufällig mit derjenigen Information übereinvergrößert werden, um die Speichereinheiten mit stimmt, die er speichern soll. Auch diese britische einer Geschwindigkeit, die niedriger als ihre maxi- Patentschrift enthält keinen Hinweis, wie die Gemale Geschwindigkeit ist, zu betreiben, wodurch die samttestzeit auch bei langen Zugriffszeiten zu den Testzeit vergrößert wird. Beim Testen einer inte- einzelnen Speicherplätzen verringert werden kann,
grierten Halbleiterspeichereinheit mit einer Kapazität 45 Die Aufgabe der Erfindung besteht darin, ein provon 1000 Bits beläuft sich die Anzahl da erforder- grammgesteuertes Testsystem zu schaffen, das mit liehen Zugriffe beispielsweise auf nicht weniger als einer hohen Gesamtgeschwindigkeit arbeitet.
1 Million oder gewöhnlicherweise 4 Millionen, so daß Das programmgesteuerte Testsystem gemäß der verständlich ist, daß eine Zunahme der Zeit pro Zu- Erfindung soll Speichereinheiten testen können, die griff, auch wenn diese Zunahme selbst klein ist, ein 50 eine relativ lange Zugriffszeit besitzen, so daß die beträchtliches Anwachsen der Gesamttestzeit und Summe der Zugriffszeit und der Zeit, die für die Erdamit einen wenig effektiven Betrieb zur folge hat. mittlung des Vergleichsergebnisses erforderlich ist, Andere bekannte Speichertesteinrichtungen bringen eine Zykluszeit des Testsystems überschreitet. Dabei demgegenüber keine Verbesserung. Aus der deut- soll es möglich sein, daß die Testeinheiten mit ihrer sehen Auslegeschrift 14 24 539 ist ein Verfahren und 55 maximalen Arbeitsgeschwindigkeit betrieben werden, eine Vorrichtung zum Prüfen der Schreib- und Lese- Es sollen auch Speichereinheiten getestet werden vorgänge eines Matrix-Kernspeichers bekannt, bei können, deren Zugriffszeit so lange wie eine Zyklusweichem eine in den zu prüfenden Speicher einge- zeit ist. had been saved. A decision is then made. From GB-PS 1183 908, a test method is used to determine whether the comparison result is "not defective" for memories that are either "defective" or when they are written to. If the output as well as when reading out a change of state erinformation turns out to be »not faulty«, the drive will be driven and the write-in signal will advance a program counter signal by one step, generated from the read-out line. Such memories are to initiate the next program step. Er core memory or other magnetic memory. With the result of the comparison turns out to be »faulty«, 15 however, this known test method does not lead to the basic functionality of the individual being guided by an accommodating process sequence. The accommodative process flow for storage spaces checked. Rather, it is investigated whether the faulty memory unit requires a defi- in a certain memory block, for example a ned time, so that under the prerequisite a fixed four-bit word is able to store, the correct cycle time the selection of the memory units, the information is stored in this way is. The length of its access time is limited, which can be tested for this block, depending on the information provided as test information. A memory unit that has been written to, and this writing unit with a longer access time, can generate the read-out signals in read lines in one of them. Such a system can therefore no longer be tested. Write and read signals are compared with one another in a comparison. This would only be done by lengthening the cycle time. Agree that possible. On the other hand, it is understandable that the information stored in the block does not match the test information written in the memory unit with the maximum speed Determination of the test result Registers connected upstream of the comparison circuit, which can be completed within a cycle time at the highest genes, in order to complete the time difference when the speed of the memory unit occurs, the write-in signal and the read-out signal. Storage units with the same maximum equivalence. This known method is suitable speed of a cycle time, but with a speed not to the functionality of a one-access time, which a relatively larger part of it umpteen storage space to check with certainty, so that the sum of the access 35 Because The fact that a certain memory location has a time and the time required for determining the test result that matches the test information result at maximum level can also be due to the fact that the speed of the memory unit has a cycle time of such a faulty memory location exceeded, but can no longer be tested at all, only able to assume this state, which can be. In this case, however, the cycle time of the test 40 must coincidentally be increased to match the information in order to match the storage units which it is to store. Even this British patent at a speed that is lower than its maxi patent specification contains no indication of how the painting speed is to be operated, which increases the total test time even with long access times to the test time. When testing an internal storage space, it can be reduced
grated semiconductor memory unit with a capacity 45. The object of the invention is to create a test system that is 1000 bits in number as required, which works with borrowed accesses, for example, at no less than a high overall speed.
1 million or usually 4 million, so that the program-controlled test system according to the understandable that an increase in the time per to the invention should be able to test memory units, which, even if this increase is small, a 50 have a relatively long access time, so that the substantial increase in the total test time and the sum of the access time and the time it takes for the earth to run poorly results. averaging of the comparison result is required. Other known memory test devices bring a cycle time of the test system that exceeds. In contrast, there was no improvement. From the German it should be possible that the test units with their see Auslegeschrift 14 24 539 is a method and 55 maximum operating speed are operated, a device for testing the write and read processes of a matrix core memory are also to be tested known, at can, whose access time is as long as one cycle time is in the memory to be checked.

gebene Information wieder ausgelesen und in den Darüber hinaus soll mit der Erfindung erreichtgiven information is read out again and in the In addition, the invention is intended to achieve

nachfolgenden Speicherplatz eingelesen wird. Dies 60 werden, daß ein Testsystem von einem Mikropro-subsequent storage location is read. This will mean that a test system from a micropro-

wiederholt sich von Speicherplatz zu Speicherplatz, gramm gesteuert wird, um die Adresse einer fehler-repeats itself from memory location to memory location, the gram is controlled to determine the address of an error

bis die gesamte Kernmatrix von der eingegebenen haften Adreßstelle darstellen zu können und eineto be able to represent the entire core matrix of the entered address point and one

Information durchlaufen ist. Bei fehlerfrei arbeiten- Analyse des Fehlers zu erleichtern,Information has passed through. In case of error-free work - to facilitate analysis of the error,

der Speichereinrichtung kann eine Prüfinformation Die Aufgabe wird erfindungsgemäß mit einem pro-the storage device can check information.

nacheinander beliebig lange in aufeinanderfolgende 65 grammgesteuerten Testsystem der eingangs genanntenconsecutively for any length of time in consecutive 65 gram-controlled test systems of the aforementioned

Speicherplätze eingegeben und wieder aus diesen Art gelöst, das durch die Merkmale des Anspruchs 1Storage spaces entered and released from this type, which is characterized by the features of claim 1

ausgelesen werden. Ein auftretender Fehler hingegen oder des Anspruchs 5 gekennzeichnet ist.can be read out. An occurring error, however, or of claim 5 is characterized.

verändert die durchlaufende Information und er- Gemäß der Erfindung wird eine Bezußsinformationchanges the information passing through and, according to the invention, reference information

in einen Pufferspeicher eingespeichert und dann mit rend eines Zeitabschnitts T₁, der mit dem Ende eines einer Ausgangsinformation aus der zu testenden Vor- Taktimpulses beginnt, der die Zykluszeit festlegt, richtung verglichen. Diese Speicherung bzw. das Wenn das Vergleichsergebnis »fehlerhaft« ergibt, Stehenlassen der Bezugsinformation ermöglicht, findet ein »Fehler«-Verfahrensablauf während eines einen Vergleich durchzuführen, wenn die Zugriffs- 5 anderen Zeitabschnitts T₂ statt, der sich vom Ende zeit, d. h. die Zeit, die das Auswählen einer Adresse, des Zeitabschnitts T₁ bis zur nächsten Zykluszeit erdas nachfolgende Einschreiben einer Information streckt; die Mikroprogramm-Steuerung während der sowie das Auslesen dieser Information beinhaltet, nächsten Zykluszeit hängt vom Ergebnis des »Fehrelativ lang ist. Während der Zeit, in der eine ver- ler«-Verfahrensablaufs ab. Fig. 2D zeigt eine Auszögerte Ausgangsinformation mit der gespeicherten ι ο gangsinformation, die aus der Speichereinheit aüsge-Bezugsinformation verglichen wird und ein dem Ver- lesen wurde, und Fig. 2E zeigt einen Vergleichstakt, gleichsergebnis entsprechender Prozeßablauf durch- der an einen in F i g. 1 dargestellten Anschluß 7 angeführt wird, kann gleichzeitig ein Adressieren, ein gelegt wird, um einen Vergleich zwischen der Aus-Informationseinschreiben, ein Auslesen dieser Infor- gangsinformation und der Bezugsinformation zu ermation und ähnliches durchgeführt werden, wodurch 15 möglichen. Der Wechsel der Impulsformen, dargedie Gesamttestzeit verringert wird. Dadurch wird stellt in den Fig. 2B, 2C und 2D, zwischen »0« eine hohe Testgeschwindigkeit ermöglicht. und »1« bei aufeinanderfolgenden Zykluszeiten zeigtstored in a buffer memory and then compared direction with rend of a time segment T ₁ , which begins with the end of an output information item from the pre-clock pulse to be tested, which defines the cycle time. This storage or, if the comparison result is "incorrect", allows the reference information to be left standing, an "error" process sequence takes place during a comparison if the access period T ₂ takes place, which is from the end time, ie the Time that the selection of an address, the time segment T _1, extends to the next cycle time and the subsequent writing of information; the microprogram control during which as well as the reading out of this information contains the next cycle time depends on the result of the »F is relatively long. During the time in which a loser «process flow decreases. FIG. 2D shows a delayed output information item with the stored ι ο output information, which is compared from the storage unit output reference information and was read, and FIG G. 1 port 7 shown, addressing, which is inserted to enable a comparison between the out information writing, reading out of this information information and the reference information information and the like, can be carried out at the same time, whereby 15 possible. The change in pulse shapes, which reduces the total test time. This enables a high test speed between "0" in FIGS. 2B, 2C and 2D. and shows "1" for consecutive cycle times

An Hand der Figuren werden Ausführungsbei- an, daß die jeweiligen Informationsinhalte mit jederWith the help of the figures, there are examples showing that the respective information content with each

spiele der Erfindung erläutert. Es zeigt Zykluszeit wechseln.games of the invention explained. It shows cycle time change.

F i g. 1 beispielsweise ein Blockschaltbild eines ao Aus der vorangegangenen Beschreibung wird verherkömmlichen programmgesteuerten Testsystems, ständlich, daß bei einem herkömmlichen programm-F i g. 1, for example, a block diagram of an ao from the preceding description is conventional program-controlled test system, of course that with a conventional program-

Fig. 2A bis 2E Impulsdiagramme zur Erläute- gesteuerten Testsystem alle Verfahrensabläufe für2A to 2E are pulse diagrams for the explanation-controlled test system for all process sequences

rung der Wirkungsweise des Systems von F i g. 1, eine einzige Adreßstelle innerhalb einer Zykluszeit Tc tion of the mode of operation of the system of FIG. 1, a single address point within a cycle time Tc

F i g. 3 das Blockschaltbild einer Ausführungsform der Mikroprogramm-Steuereinheit 1 ausgeführt wer-F i g. 3 the block diagram of an embodiment of the microprogram control unit 1 is executed

des programmgesteuerten Testsystems gemäß der »5 den, wodurch das Einschreiben und Auslesen derof the program-controlled test system according to the »5 den, whereby the writing and reading of the

Erfindung, Daten sowie der Vergleich auf einen Zeitabschnitt T_x Invention, data and the comparison over a period of time T _x

Fig. 4A bis 4L Impulsdiagramme zur Erläute- beschränkt werden, da ein bestimmter Zeit-Fig. 4A to 4L timing diagrams for purposes of illustration are limited, since a certain time

rung der Wirkungsweise des Systems von F i g. 3, abschnitt T₂ für den »Fehler«-Verfahrensablauf er-tion of the mode of operation of the system of FIG. 3, section T ₂ for the »error« process sequence

F i g. 5 ein Blockschaltbild einer anderen Ausfüh- forderlich ist. Bei einer Zykluszeit Tc können daherF i g. 5 is a block diagram of another embodiment. With a cycle time Tc , therefore

rungsform des programmgesteuerten Testsystems 30 Speichereinheiten mit einer Zugriffszeit, die einenApproximation form of the program-controlled test system 30 memory units with an access time that one

gemäß der Erfindung und bestimmten Wert überschreitet, nicht mehr getestetaccording to the invention and exceeds a certain value, no longer tested

Fig. 6A bis 6J Impulsdiagramme zur Verdeut- werden. Wenn die Summe von T₁ und T_s bei der6A to 6J are timing diagrams for clarification. If the sum of T ₁ and T _s at the

lichung der Wirkungsweise des Testsystems von maximalen Arbeitsgeschwindigkeit der Speicherein-verification of the mode of operation of the test system from the maximum working speed of the memory

Fig. 5. heit 3 eine Zykluszeit Tc überschreitet, dann mußFig. 5. means 3 exceeds a cycle time Tc , then must

In F i g. 1 ist ein bekanntes programmgesteuertes 35 diese verlängert werden, wodurch ausgeschlossen Testsystem dargestellt (US-PS 37 51649). Das System wird, daß die Speichereinheit bei ihrer maximalen besitzt eine Mikroprogramm-Steuereinheit 1 mit Arbeitsgeschwindigkeit getestet wird,
einem Befehlsregister zur Aufnahme eines Befehls In dem oben beschriebenen bekannten Testsystem aus dem Mikroprogramm. Eine in dem Befehl ent- können die von der Adreßeinheit 2 bezeichnete haltene Adresse wird an eine Adreßeinheit 2 und von 40 Adresse und die vom Datengenerator 4 erzeugte dort an eine zu testende Vorrichtung, etwa eine Halb- Bezugsinformation mittels einer Anzeigetafel 8 darleiter-Speichereinheit 3, zum Zwecke des Zugriffs gestellt werden. Da sich eine solche Anzeige nachweitergegeben. Eine in dem Befehl enthaltene Be- einander entsprechend dem Inhalt des in der Prozugsinformation wird von einem Datengenerator 4 in grammsteuereinheit 1 gelegenen Programmzählers die angewählte Adreßstelle eingeschrieben. Die ein- 45 ändert, sind demzufolge beim Erhalt eines »Fehler« geschriebene Information wird sofort wieder ausge- Ausgangssignals von der zu testenden Speichereinlesen, um in einem Ausgangsdatenspeicher 5 gespei- heit 3 die einem solchen Fehler zugeordneten chert zu werden; dessen Inhalt wird in einer Ver- Adressen- und Bezugsdaten schon verlorengegangen, gleichsschaltung 6 mit der Bezugsinformation im Wenn die fehlerhafte Adresse festgestellt werden soll, Datengenerator 4 verglichen. Wenn das Vergleichs- 5° muß das Flußdiagramm abgesucht werden, um die ergebnis »nicht fehlerhaft« ergibt, d. h., wenn beide Stelle festzuhalten, an der das Testsystem eine feh-Inhalte übereinstimmen, wird ein Programmzähler in !ende Koinzidenz ermittelt hat, was zu einem schwieder Mikroprogramm-Steuereinheit 1 um einen Schritt rigen Verfahren führt.In Fig. 1 is a known program-controlled 35 these are extended, which excluded test system shown (US-PS 37 51649). The system is that the memory unit is tested at its maximum possesses a microprogram control unit 1 at operating speed,
a command register for receiving a command in the above-described known test system from the microprogram. An address contained in the command, the address identified by the address unit 2, is sent to an address unit 2 and from an address, and the one generated there by the data generator 4 to a device to be tested, for example semi-reference information by means of a display panel 8, the conductor memory unit 3 , for the purpose of access. As such an ad was passed on. A sequence contained in the command corresponding to the content of the program counter located in the program information is written to the selected address point by a data generator 4 in the program control unit 1. The information that has been changed is accordingly written when an “error” is received; it is output again immediately; the content of which is already lost in an address and reference data, the same circuit 6 is compared with the reference information in the data generator 4 if the incorrect address is to be determined. If the comparison 5 °, the flowchart must be searched in order to give the result "not faulty", that is to say, if both points hold at which the test system agrees a faulty content, a program counter is determined in! Ende coincidence, what to do a low microprogram control unit 1 leads to one step procedure.

weitergestellt Wenn auf der anderen Seite das Ver- Unter Bezugnahme auf Fig. 3 wird an folgenden gleichsergebnis »fehlerhaft« ergibt, d. h., wenn beide 55 eine Ausführungsfonn des programmgesteuerten Inhalte nicht übereinstimmen, wird die laufende Aus- Testsystems gemäß der Erfindung beschrieben. In führung der Mikroprogramm-Steuereinheit 1 unter- dieser Figur sind entsprechende IeSe mit den brachen und ein »Fehler«-Verfahrensablauf einge- gleichen Bezugszahlen wie in Fig. 1 versehen. Die leitet, der in einem Übertragungsbefehl resultieren Programmsteuereinheit 1 enthält einen Programmkann. ^6o zähler 10, der den Zagriff zu einem ebenfalls in derContinued If, on the other hand, the test system in accordance with the invention is described with reference to FIG. 3, the following result is equal to "incorrect", ie if both 55 one execution form of the program-controlled content do not match, the current test system is described. In the introduction of the microprogram control unit 1 below this figure, corresponding IESs are provided with the same reference numbers as in FIG. 1, and one “error” process sequence. The conducts that can result in a transfer instruction program control unit 1 contains a program. ^6o counter 10, which is the point to a also in the

Wie aus dem in Fig. 2 gezeigten Impulsdiagramm Programmsteuereinheit 1 vorhandenen Möcropro-As shown in the pulse diagram of the program control unit 1 in the Möcropro-

zu entnehmen ist, findet während einer Zykluszeit Tc grammspeicher 11 ermöglicht, am einen Befehl ausIt can be seen that during a cycle time Tc gram memory 11 enables a command from

der Mikroprogramm-Steaereinrieit I, in F i g. 2 A ge- diesem auszulesen. Eine in diesem Befehl enthaltenethe microprogram stereo unit I, in FIG. 2 A is to be read out from this. One contained in this command

zeigt, eine Adressierung und die Erzeugung der Be- Adresse wird an die Adreßeinheit 2 geliefert, wlh-shows an addressing and the generation of the address is supplied to the address unit 2, wlh-

zugsinfonnation statt, wie in den Fig. 2B bzw. 2C «5 read eine Bezugsinformation an den Dttengenerator4train information instead of, as in FIGS. 2B and 2C, read a reference information to the data generator4

dargestellt Das Einschreiben und Auslesen in die gelangt. Eine Übertragungsadresse wird mit einershown The writing and reading into the arrives. A transmission address is given with a

bzw. ans der zu testenden Speichereinheit 3 sowie der Zeitverzögerung von einer Zykluszeit auf ein Ober-or to the memory unit 3 to be tested as well as the time delay from one cycle time to an upper

VergJeich mit der Bezugsinformation geschehen wäh- tragungsadressenregister 12 gegeben. Die in derCompared to the reference information, the currency address register 12 is given. The one in the

^v 8 ^v 8

Adreßeinheit 2 enthaltene Adresse wird in einem speichert (Fig. 4H). Nach Auftreten des nächsten Adressenregister 13 gespeichert, während die Bezugs- Zykluszeit-Taktes P₂ werden die zu dieser Zeit in der information vom Datengenerator4 in einem Bezugs- Adreßeinheit 2 enthaltene Adresse (Fig. 4B) und datenregister 14 gespeichert wird. Unver Verwendung die Bezugsinformation vom Datengenerator 4 der in der Adreßeinheit 2 enthaltenen Adresse wird 5 (Fig. 4C) in die Register 13 bzw. 14 eingespeichert die zu testende Speichereinheit 3 zugänglich gemacht, (Fig. 4D und 4E), während die Ausgangsinforma- und die Bezugsinformation vom Datengenerator 4 in tion vom Ausgangsdatenspeicher 5 in das Ausgangsdie bezeichnete Adreßstelle eingeschrieben. An- datenregister 15 eingespeichert wird (F i g. 41). Dann schließend wird die eingeschriebene Information wird die Bezugsinformation in dem Bezugsregister 14 wieder ausgelesen, wobei die Ausgangsinformation io mit der Ausgangsinformation des Ausgangsdatenim Ausgangsdatenspeicher 5 gespeichert wird. Der registers 15 mittels der Vergleichsschaltung 6 ver-Inhall des Ausgangsdatenspeichers 5 wird in einem glichen; der Vergleichsausgang wird »0«, wie in Ausgangsdatenregister 15 gespeichert, dessen Aus- F i g. 4 J durch eine ausgezogene Linie dargestellt, gang in der Vergleichsschaltung 6 mit der Bezugs- wenn die entsprechenden Bits übereinstimmen. Zur information vom Bezugsdatenregister 14 verglichen 15 Zeit /₄ wird das Flip-Flop 16 von einem Takt getrigwird. gert, der durch die Verzögerungsschaltung 18 ver-Address contained in address unit 2 is stored in one (Fig. 4H). After the occurrence of the next address register 13 stored during the reference cycle time clock P ₂ , the address (FIG. 4B) and data register 14 contained in the information from the data generator 4 in a reference address unit 2 at this time are stored. Without using the reference information from the data generator 4 of the address contained in the address unit 2, 5 (FIG. 4C) is stored in the registers 13 and 14, respectively, and the memory unit 3 to be tested is made accessible (FIGS. 4D and 4E), while the output information and the reference information from the data generator 4 is written in tion from the output data memory 5 into the output the designated address location. Data register 15 is stored (FIG. 41). Then finally the written information, the reference information in the reference register 14 is read out again, the output information io being stored in the output data memory 5 with the output information of the output data. The register 15 by means of the comparison circuit 6 ver-Inhall of the output data memory 5 is compared in one; the comparison output becomes "0" as stored in output data register 15, the output of which is F i g. 4 J represented by a solid line, output in the comparison circuit 6 with the reference if the corresponding bits match. For information from the reference data register 14 compared 15 time / ₄ , the flip-flop 16 is triggered by a clock. gert, which is delayed by the delay circuit 18

Die Vergleichsschaltung6 kann in verschiedenster zögert wurde (Fig. 4K). Der Ö-Ausgang des Flip-Weise zusammengesetzt sein; beispielsweise kann Flops 16 bleibt »1«, wodurch mit dem nächsten diese Schaltung derart konstruiert sein, daß eine Takt P₃ neue Daten in die Register 13, 14 und 15 exklusive logische Summe einander entsprechender 20 eingegeben werden.The comparison circuit 6 can be delayed in the most varied of ways (FIG. 4K). The Ö output of the flip way be composed; For example, flops 16 can remain "1", whereby with the next this circuit can be constructed in such a way that a clock P ₃ new data is entered into registers 13, 14 and 15 excluding the logical sum of 20 corresponding to one another.

Bits beider zu vergleichender Daten bzw. Informa- Wenn jedoch während des Vergleichs zwischen derBits of both data or information to be compared If, however, during the comparison between the

tionen gebildet wird und daß dann eine logische Ausgangsinformation und der Bezugsinformation ein Summe entsprechender Ausgänge gebildet wird, um Koinzidenzmangel auch nur bei einem Bit auftritt, eine »1« zu liefern, wenn an irgendeiner Bit-Stelle wird der Ausgang der Vergleichsschaltung 6 »1«, die Koinzidenz fehlt, und um als Ausgang eine »0« «5 was in F i g. 4 J durch eine gestrichelte Linie dargezu liefern, wenn alle Bits übereinstimmen. Der Ver- stellt ist, so daß zur Zeit f₄, wenn der verzögerte Takt gleichsausgang gelangt auf den /-Anschluß eines aus der Verzögerungsschaltung 18 angelegt wird, der /A'-Flip-Flops 16, das eine Schaltung zur Sperrung 3-Ausgang des Flip-Flops 16 »0« wird, wie in der Anzeige darstellt. Das Flip-Flop 16 besitzt einen F i g. 4 L durch eine gestrichelte Linie gezeigt. Als Taktanschluß C, an den von einem Anschluß 17 über 30 Ergebnis wird das Gatter 19 gesperrt, um zu vereine Verzögerungsschaltung 18 ein Zykluszeit-Takt hindern, daß der Takt an die Register 13 bis 15 geaus der Mikroprogramm-Steuereinheit 1 angelegt langt. Dies wiederum hat zur Folge, daß die Adresse, wird. Ein logisches Produkt des Ö-Ausgangs des die Bezugsinformation und die Ausgangsinformation, Flip-Flops 16 und des Takts vom Anschluß 17 wird die vor dem Auftreten des Taktes P₂ oder während mittels eines UND-Gatters 19 gebildet, dessen Aus- 35 der Zykluszeit beginnend mit dem Takt P₁ vorhangang das Einlaufen neuer Daten in die Register 13 den waren, in den Registern 13 bis 15 gespeichert bis 15 ermöglicht. Der Ausgang der Vergleichsschal- bleiben und auf den Anzeigetafeln 8a bis 8c dargetung6 wird außerdem auf ein UND-Gatter 20 ge- stellt werden. Wenn der Ausgang der Vergleichsgeben, so daß, wenn der Vergleichsausgang »1« ist, schaltung 6 nach »1« wechselt, wird das Gatter 20 der Ausgang des Übertragungsadreßregisters 12, das 40 geöffnet. Dadurch wird eine Übertragungsadresse an eine Ubertragungsadresse speichert, über das Gatter den Programmzähler 10 gegeben, damit die Übertra-20 und ein ODER-Gatter 21 zum Programmzähler gungsadresse in diesen Zähler übernommen wird, 10 geführt wird. Zusätzlich zu einer Übertragung, die wodurch ein mit dem Übertragungsbefehl übereinder Programmzähler 10 als Antwort auf einen »Feh- stimmender Verfahrensablauf ermöglicht wird. Die ler«-Verfahrensablauf verlangt, kann eine Übertra- 45 Übertragungsadresse ist in dem Befehl des Mikrogung auch während des normalen Betriebs erforder- programms enthalten, der während einer voranlich sein, wenn der Vergleichsausgang »0« ist, um gegangenen Zykluszeit ausgelesen wurde.
ein Mikroprogramm durchzufuhren; eine solche Auf diese Weise wird bei dem Testsystem gemäßinformation is formed and that logical output information and the reference information a sum of corresponding outputs is formed in order to deliver a "1" if there is a lack of coincidence even with one bit, if the output of the comparison circuit 6 is "1" at any bit position. , the coincidence is missing, and in order to have a "0""5 as the output, which is shown in FIG. 4 J represented by a dashed line if all bits match. The adjustment is so that at time f ₄ , when the delayed clock output reaches the / terminal of one of the delay circuit 18, the / A 'flip-flop 16, which is a circuit for blocking 3 output of flip-flop 16 becomes "0", as shown in the display. The flip-flop 16 has a F i g. 4 L shown by a dashed line. As a clock connection C, to which a connection 17 over 30 result, the gate 19 is blocked in order to prevent a delay circuit 18 a cycle time clock from reaching the registers 13 to 15 from the microprogram control unit 1. This in turn has the consequence that the address becomes. A logical product of the O output of the reference information and the output information, flip-flops 16 and the clock from the terminal 17 is formed before the occurrence of the clock P ₂ or during by means of an AND gate 19, the output of which begins the cycle time with the clock P ₁ curtain the entry of new data into the registers 13 were, stored in the registers 13 to 15 to 15 enabled. The output of the comparison switch and display on the display panels 8a to 8c will also be set to an AND gate 20. When the output of the comparison signals, so that when the comparison output is "1", circuit 6 changes to "1", gate 20 becomes the output of transfer address register 12, which 40 is opened. As a result, a transfer address is saved to a transfer address, the program counter 10 is given via the gate so that the transfer 20 and an OR gate 21 for the program counter transfer address is transferred to this counter, 10 is carried out. In addition to a transmission, which enables a program counter 10 to be transmitted to the transmission command as a response to an “incorrect process sequence”. The "ler" process sequence requires, a transmission address is contained in the command of the micro-generation program also required during normal operation, which was read out during a previous cycle time when the comparison output is "0".
run a microprogram; In this way, the test system according to

Übertragung wird dem Programmzähler 10 über ein der Erfindung ein »Fehler«-Verfahrensablauf nicht Gatter 22 und das ODER-Gatter 21 zugeführt. Das 50 innerhalb der gleichen Zykluszeit durchgeführt, Gatter 22 wird von einem Gattersignal durchlässig innerhalb der eine Ausgangsinformation ermittelt geschaltet, das der negierte Ausgang der Vergleichs- wird. Vielmehr ist die Zykluszeit für den »Febler«- schaltung 6 ist, der über einen Negier-Schaltkreis 23 Verfahrensablauf versetzt, was gesaftet, eine Speizugeführt wird. Die Inhalte der Register 13 bis 15 chereinheit mit einer laugen Zugriffszeit zu testen, können auf Anzeigetafeln %a bis 8 c dargestellt wer- 55 Da während der Zeil, in der der Datenvergleich und den. der »Fehlere-Verfahrensablaaf während einer Zykias-Transmission is fed to the program counter 10 via an "error" process sequence, not gate 22 and the OR gate 21, according to the invention. The 50 carried out within the same cycle time, gate 22 is switched by a gate signal permeable within which an output information item is determined, which is the negated output of the comparison. Rather, the cycle time for the "Febler" circuit 6 is, which, via a negating circuit 23, displaces the process sequence, which is fed to a feed. Testing the contents of registers 13 to 15 with a slow access time can be displayed on display boards% a to 8 c 55 Da during the line in which the data comparison and the. the »error process during a Zykias-

Mit jedem Zykluszeit-Takt (Fig. 4A) der Mikro- zeit stattfinden, die Ermittlung einer Ausgangsinforprogramm-Steuereinlieil 1 wild eine Adresse in die mation von der nächsten Adressteile weiterläuft, Adresseneinheit 2 eingegeben, und eine Bezugsinfor- bleibt die Testgeschwindigkeii dieselbe wie in dem mation wird in dem Datengenerator 4 bereitgestellt, 60 FaIL bei dem innerhalb einer Zykluszeit sowoM der wie in den Fig-4B bzw. 4C gezeigt; die Bezugs- Informationsausgang erhalten wird als »ich der information wird in eine zo testende Speichereinheit 3 Daten- bzw. Infonnationswagleicfa und der »Fehtei·«- m die bezeichnete Adresse eingeschrieben und nach- Verfahrensablauf durchgeführt werden. Auf diese folgend wieder ausgelesen. Während einer Kabellauf- Weise wird sichergestellt, daBSpeidiereinheiten mit zeit, die mit dem Takt P, beginnt, wird die Ausgangs- 65 geringer oder langer Zogriffszeit auf gleiche Weise information, die zur ZeUi₈ erhalten wird (Fig. 4F). nut der niaxiiaalmqg&hen Zykiuszeit getestet werzur Zeit l mittels eines Vergleichsbezugstaktes den können, wodurch die Testzert reduziert wad.
(Fig. 4G) in den Ausgarigsdatenspeicher S einge- Wenn eine fehlerhafte Speidiereinheit festgestelltWith each cycle time cycle (FIG. 4A) of the micro time, the determination of an output information program control unit 1 continues to run an address in the mation from the next address part, address unit 2 is entered, and a reference information remains the same as in the test speed mation is provided in the data generator 4, 60 case in which within a cycle time as shown in FIGS. 4B and 4C; The reference information output is received as "I of the information will be written into a zo testing memory unit 3 data or information wagleicfa and the" Fehtei · "- m the designated address and carried out according to the process sequence. Read out again following this. During a cable run, it is ensured that storage units with time beginning with the clock P, the output 65 low or long digit time is the same information that is obtained at the time ₈ (Fig. 4F). tested the nut niaxiiaalmqg & hen Zykiuszeit werzur time by means of a comparison reference clock to l wad can, thereby reducing the Testzert.
(Fig. 4G) in the output data memory S when a faulty storage unit is detected

wird, oder wenn der Ausgang der Vergleichsschal- Verfahrensablauf bei diesem Beispiel besteht darin, tung 6 »1« wird, wird die Durchführung des laufen- den Betrieb der Mikroprogramm-Steuereinheit 1 zu den Befehls gesperrt. Darüber hinaus bleiben die unterbrechen, wobei die Unterbrechung innerhalb fehlerhafte Adreßstelle sowie ihre zugehörige Bezugs- der Zykluszeit, stattfindet, innerhalb der ein Fehler information und Ausgangsinformation in den Re- 5 erfaßt wurde. Der Q-Ausgang von »1« des FHpgistera 13 bis 15 erhalten, um dadurch ihre Darstel- Flops 30, der erzeugt wird, wenn ein Signal erhalten lung mittels der Anzeigetafeln 8a bis 8 c zu ermög- wird, das eine Fehlerfeststellung anzeigt, gelangt an liehen und so eine Analyse des Fehlers zu erleichtern. den /-Eingang eines Flip-Flops 31, das einen Takt-Ein auf den Fehler abgestimmter Vcrfahrensablauf Anschluß C besitzt, an den der Takt vom Anschluß kann unter der Steuerung durch ein Mikropragramm io 17 über die Verzögerungsschaltung 18 angelegt wird, durchgeführt werden. Gemäß Fig. 3 wird mit Be- Wie in Fig. 61 dargestellt, wird dieser Impuls beginn des Tests ein Startsignal an einen Anschluß 25 züglich des in F i g. 6 G gezeigetn Impulses verzögert, angelegt, um das Flip-Flop 16 zurückzustellen, was jedoch vorgeschoben im Hinblick auf den folgenden eine »1« an dessen ¹Q-Ausgang zur Folge hat. Wenn Zykluszeit-Takt P₃. Wenn dieser Impuls an das Flipdie Speicherung mittels der Register 13 bis 15 über 15 Flop 31 gelangt, wird dieses auf »1« gesetzt, da sein eine Vielzahl von Zykluszeiten erstreckt wird, kann /-Eingang zur Zeit t, »1« war, wodurch sein £J-Ausder Zeitabschnitt von der Adressierung bis zum Er- gang »0« wird. Wie in Fig. 6J dargestellt, sperrt halten eines Vergleichsausgangs noch weiter ver- dieser ^-Ausgang von »0« das Gatter 19 und vergrößert werden. Umgekehrt ist bei reduzierter Zyklus- hindert damit eine neue Eingabe in die Register 13, zeit ein Verfahrensablauf mit hoher Geschwindigkeit ao 14 bzw. 33, deren vorher bestehende Inhalte aufmöglich, rechterhalten bleiben.or if the output of the comparison switching process sequence in this example is that device 6 becomes “1”, the execution of the ongoing operation of the microprogram control unit 1 is blocked for the commands. In addition, the interrupts remain, the interruption taking place within the faulty address location and its associated reference cycle time, within which an error information and output information was recorded in the Re- 5. The Q output of "1" of the FHpgistera 13 to 15 is obtained to thereby get its display flop 30, which is generated when a signal is received by means of the display boards 8a to 8c, which indicates an error has been detected borrowed to facilitate an analysis of the error. the / -input of a flip-flop 31 which has a clock-in process sequence connection C which is matched to the error and to which the clock from the connection can be applied via the delay circuit 18 under the control of a micrograph 17 via the delay circuit 18. As shown in FIG. 61, this pulse at the beginning of the test is a start signal to a terminal 25 with the aid of the signal shown in FIG. 6 G pulse shown delayed, applied to reset the flip-flop 16, which, however, with regard to the following, results in ^{a "1" at its 1} Q output. If cycle time cycle P ₃ . When this pulse is sent to the flip, which is stored by means of registers 13 to 15 via 15 flop 31, this is set to "1", since a large number of cycle times can be extended / input at time t, was "1", as a result of which its £ J-Aus der period of time from addressing to result "0". As shown in FIG. 6J, holding a comparison output still further blocks this output from "0", gate 19 and being enlarged. Conversely, with a reduced cycle time, a new entry into the register 13 is prevented, a process sequence at high speed ao 14 or 33, the previously existing contents of which are retained as possible.

Während gemäß der vorangegangenen Beschrei- Mittels einer solchen Anordnung ist es möglich, bung ein Vergleichstakt innerhalb derselben Zyklus- daß der Zeitabschnitt von der Adressierung bis zun zeit erzeugt wurde, während der eine Adressierung Erhalt eines Vergleichsresultats zweimal so lange wie erfolgte, kann der Zeitabschnitt von der Adressie- *5 die Zykluszeit ist. Dies ist insbesondere nützlich, rung bis zum Vergleich über eine Zykluszeit hinaus wenn es von der Adressierung bis zum Erhalt einer vergrößert werden. Eine solche Modifizierung ist in Ausgangsinformation relativ lange dauert. Das kann Fi g. 5 dargestellt, bei der entsprechende Teile mit beispielsweise der Fall sein, wenn die Speichereinden gleichen Bezugszahlen versehen sind wie in heit 3 eine relativ lange allgemeine ZugrifTszeit in-F i g. 3. F i g. 6 zeigt das Impulsdiagramm zur Er- 3° folge des großen Abstandes zwischen der Speicherläuterung der Wirkungsweise des Systems von F i g. 5. einheit 3 und der Mikroprogramm-Steuereinheit 1 Gemäß den Fig. 5 und 6 wird bei Auftreten eines besitzt, wenn der Zugriff von sich aus lange dauert Zykluszeit-Takts P₁ (Fig. 6A) eine Bezugsinforma- oder wenn Verzögerungen vorliegen, die mit der tion (Fi g. 6C) vom Datengenerator 4 in die Adreß- Treiberschaltung zusammenhängen, die sich zwischen stelle (Fig. 6B) eingegeben, die von der Adreßein- 35 der Adreßeinheit 2 und dem Datengenerator 4 einerheit 2 bezeichnet wurde; die Information wird dann seits und der zu testenden Speichereinheit 3 andererwieder ausgelesen. Wenn der nächste Zykluszeit-Takt seits befindet, oder der Treiberschaltung zwischen P., erscheint, wird die von der Adreßeinheit 2 be- der Einheit 3 und der Vergleichsschaltung 6. Beim zeichnete Adresse in das Register 13 eingespeichert, vorliegenden Beispiel wird das entsprechende Ver- und die Bezugsinformation aus dem Datengenerator 4 40 gleichsresultat auf der Anzeigetafel 8 c dargestellt, wird in das Register 14 eingespeichert, wie in den wenn ein Fehler festgestellt wird. Das Vergleichs-Fig. 6D bzw. 6E gezeigt. Der Inhalt des Bezugs- resultat von der Vergleichsschaltung 6 wird in einem registers 14 gelangt über einen Schalter 26 auf die Vergleichsergebnisregister 33 mittels eines Ausgangs-Vergleichsschaltung 6 und wird mit einer Ausgangs- impulses vom Gatter 19 gespeichert, und nachfolgend information von der zu testenden Speichereinheit 3 45 wird der Inhalt des Registers 33 mittels der Anzeigeverglichen, die im Anschluß an den Zykluszeit-Takt tafel 8 dargestellt. Wenn die Zeit von der Adressie-P₂ erhalten wird. Wenn ein Koinzidenzmangel auch rung bis zum Erhalt einer Ausgangsinformation nur bei einem Bit aus diesem Vergleich resultiert, geringer als eine Zykluszeit Tc ist, kann ein Schalter wird der Ausgang der Vergleichsschaltung 6 vom 26 umgelegt werden, um die Vergleichsschaltung 6 Zeitpunkt f₂ an »1«, wie in Fig. 6F durch gestri- 5» mit dem Datengenerator 4 zu verbinden, was ermögchelte Linien gezeigt. Der »1 «-Ausgang gelangt an licht, daß die Bezugsinformation direkt zum Verein UND-Gatter 28, das mit einem Vergleichstakt gleich benutzt wird, ohne im Register 14 gespeichert (Fig. 6G), der zur Zeit r, an den Anschluß 7 ange- zu sein.While according to the above description, by means of such an arrangement, it is possible to practice a comparison clock within the same cycle, that the time segment from the addressing to the time was generated, during which an addressing received a comparison result twice as long as took place, the time segment of the addressing * 5 is the cycle time. This is particularly useful for comparing beyond a cycle time when it is enlarged from addressing to receiving a. Such a modification takes a relatively long time in output information. That can Fi g. 5, in which corresponding parts are the case, for example, when the memories are provided with the same reference numbers as in unit 3, a relatively long general access time in FIG. 3. F i g. 6 shows the timing diagram for the success of the large gap between the memory explanations of the mode of operation of the system of FIG. 5. unit 3 and the microprogram control unit 1 According to FIGS. 5 and 6, if a cycle time clock P ₁ (FIG with the tion (Fi g. 6C) from the data generator 4 in the address driver circuit, which is entered between place (Fig. 6B), which was designated by the address unit 35 of the address unit 2 and the data generator 4 unit 2; the information is then read out again on the one hand and the memory unit 3 to be tested on the other. When the next cycle time is on the side, or the driver circuit appears between P., the address unit 2 is transferred to the unit 3 and the comparison circuit 6. When the address is recorded in the register 13, this example is the corresponding and the reference information from the data generator 4 40 the same result displayed on the display panel 8c is stored in the register 14, as in the when an error is detected. The comparison Fig. 6D and 6E respectively. The content of the reference result from the comparison circuit 6 is entered in a register 14 via a switch 26 to the comparison result register 33 by means of an output comparison circuit 6 and is stored with an output pulse from the gate 19, and subsequently information from the memory unit to be tested 3 45 the content of the register 33 is compared by means of the display which is shown in connection with the cycle time clock table 8. When the time is received from address P ₂ . If there is a lack of coincidence until output information is received from this comparison for only one bit, which is less than a cycle time Tc , a switch can be used to flip the output of the comparison circuit 6 from 26 to switch the comparison circuit 6 to time f ₂ at »1 ", As shown in Fig. 6F by dashed lines 5" to the data generator 4, which is made possible by lines. The "1" output shows that the reference information is sent directly to the AND gate 28, which is used with a comparison clock, without being stored in the register 14 (FIG. 6G), which is applied to the connection 7 at the time r - to be.

legt wird, durchgeschaltet wird, wodurch der Aus- Die ausgezogenen linien in Fig. 6 zeigen die Wirgang der Vergleichsschaltung 6 an einen Inverter 29 55 kungsweise im Fall einer Koinzidenz aller Bits wähgelangt Der Inverter erzeugt am Ausgang eine »0«. rend des Vergleichs mittels der Vergleichsschaltung6. die ein FBp-Flop30 setzt Als Folge wird der Ö-Aus- Obwohl die Erfindung im vorangegangenen in der gang des Flip-Flops 30 »1«, wie in Fig. 6H mit Anwendung auf ein Testsystem für Späreiuheiten gestrichelten Linien gezeigt. Da das Flip-Flop 30 an beschrieben werde, ist klar, daß die Erfindung ebenso semen /- nod /f-Eingängen »0« bzw. »1« erhält, 6° zum Testen von Vorrichtungen oder Einbetten verschaltet der nächste Zykluszeit-Takt P,, der vom wendet werden kann, die adressiert werden können Anschluß 17 kommt, den ß-Aosgang dieses Flip- and ein Ausgangssignal entsprechend der AdreßsteOe Flops auf »0«. Ein Q-Ausgang von »1« des Flip- produzieren.The solid lines in Fig. 6 show the action of the comparison circuit 6 to an inverter 29 55 wahange in the case of a coincidence of all bits The inverter generates a "0" at the output. end of the comparison by means of the comparison circuit 6. which sets an FBp-Flop30 As a result, the Ö-Aus Although the invention in the preceding in the output of the flip-flop 30 "1", as in Fig. 6H with application to a test system for Späreiuheiten shown in dashed lines. Since the flip-flop 30 will be described on, it will be understood that the invention as well semen / - nod / f inputs »0« or »1« received, 6 ° connected for testing devices or embedding the next cycle time pulse P ,, which can be turned from, which can be addressed Terminal 17 comes, the ß-output of this flip and an output signal corresponding to the address control Flops to "0". Produce a Q output of "1" of the flip-.

Flops 30 stellt das Signal einer Fehlerfeststellung dar. Es soll noch bemerkt werden, daß in dieser Er-Flops 30 represents the signal of an error detection. It should also be noted that in this

das den Ablauf des Programms in der Mikropro- 63 findung manchmal der Begriff »Ausgang« Im SinneThat the flow of the program in the micro-invention is sometimes the term "exit" in the sense

grannn-Steoeremheit 1 unterbricht. Der »Fehler«- von »Ausgangssignal« verwendet worden istgrannn control unit 1 interrupts. The "error" - has been used by "output signal"

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Program-controlled test system in which an address that is contained in an instruction that can be read out from a micro-program unit can be input into an address unit and reference data can be input into a reference data generator in which the reference data can be input at an address specified by the address in the address unit The memory to be tested can be entered and then read out into an output data memory and in which the data read out can be compared with the reference data in the reference data generator in a comparison circuit, so that each address of the memory to be tested is tested one after the other, characterized in that an address register (13 ), into which the address is entered in the address unit (2), is provided, as well as an ao reference data register (14) into which the reference data in the reference data generator (4) are entered, an output data register (15) into which the data in the output data memory ( S) are given, and a Vorr Direction for »5 blocking the input from the address unit into the address register, from the reference data generator into the reference data register and from the output data memory into the output data register when a non-coincidence is determined by the comparison circuit (6), which compares the data in the output data register (15) with the data compares in the reference data register (14), and that the address in the address unit (2) can be entered in the address register at a time which is one cycle time compared to the access to the memory to be tested (3) under the address in the address unit (2) is delayed.

2. Program-controlled test system according to claim 1, characterized by a respective display panel (Sa, Sb, Sc) for displaying the content of the address register (13), the reference data register (14) and the output data register (15).

3. Program-controlled test system according to claim 1, characterized in that the device for blocking the input from a delay circuit (18) for delaying a Cycle time cycle by a time segment of not more than one cycle time, from one Flip-flop (16) which has an output signal from the comparison circuit (6) and an output signal as a clock receives from the delay circuit, further comprises an AND gate (19), to which the cycle time clock is applied, and that by means of an output signal of the flip-flop (16) is switched permeable.

4. Program-controlled test system according to claim 1, characterized by a transmission address register (12), in which a transmission address that is in the from the program control unit command read out is contained, can be stored at a time after the occurrence of the command lies, and a read-in device for reading in the contents of the transmission address register (12) into a program counter (10) within the program control unit (1) in the presence of a non-coincidence output from the comparison circuit (6).

5. Program-controlled test system according to the preamble of claim 1 with a detection circuit to determine a comparison result of the comparison formwork, characterized in that, that an address register (13) is provided for receiving the content of the address unit (2) and a reference data register (14) for receiving the content of the reference data generator (4), a comparison circuit (6) for comparison the contents of the reference data register with those read out from the memory unit (3) to be tested Output data, a read-in delay device for delayed reading into the Address register and the reference data register at a point in time after reading into the Address unit that the detection circuit to a comparison result of the comparison circuit able to determine a point in time after the reading in by the reading delay device, and that a read-in blocking device for blocking the reading-in in the presence of a an output signal of the detection circuit indicating a non-coincident comparison is provided is.

6. Program-controlled test system according to claim 5, characterized by an interrupt device for interrupting the work flow of the program control unit in the presence of an output signal from the delay read-in device.

7. Program-controlled test system according to claim 5, characterized by a changeover switch (26), with which the content of the reference data generator instead of the content of the reference data register can be fed to the comparison circuit

is. .

8. Program-controlled test system according to one of claims 5 to 7, characterized by a Comparison result register (33) for the simultaneous storage of the result from the comparison circuit (6) with reading into the address register (13).

9. Program-controlled test system according to one of claims 5 to 8, characterized by each a display panel for displaying the contents of the address register and the reference data register, respectively.