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DE2335333B1 - Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik - Google Patents

Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik

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Publication number
DE2335333B1
DE2335333B1 DE2335333A DE2335333A DE2335333B1 DE 2335333 B1 DE2335333 B1 DE 2335333B1 DE 2335333 A DE2335333 A DE 2335333A DE 2335333 A DE2335333 A DE 2335333A DE 2335333 B1 DE2335333 B1 DE 2335333B1
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DE
Germany
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type
layer
areas
field effect
effect transistors
Prior art date
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Withdrawn
Application number
DE2335333A
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English (en)
Inventor
Karl Dr-Ing Goser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
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Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
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Priority to GB2412474A priority patent/GB1436975A/en
Priority to FR7423282A priority patent/FR2237317B1/fr
Priority to IT24853/74A priority patent/IT1015709B/it
Priority to LU70489A priority patent/LU70489A1/xx
Priority to US05/487,153 priority patent/US3933529A/en
Priority to BE146468A priority patent/BE817544A/xx
Priority to JP49079726A priority patent/JPS5039882A/ja
Priority to NL7409396A priority patent/NL7409396A/xx
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Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Anordnung mit Feldeffekttransistoren in
Komplementär-MOS-Technik, bei dem auf einem elektrisch isolierenden Substrat eine H-dotierte oder eine p-dotierte einkristalline Halbleiterschicht abgeschieden wird; vgl. RCA-Review, Vol. 31, 1970, No. 2, S. 372 bis 394.
Die Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung derartiger Komplementär-MOS-Anordnungen anzugeben, bei denen die Kanallänge der Komplementär-Feldeffekttransistoren sehr kurz, etwa 1 bis 3 μπι, sein soll.
Diese Aufgabe wird durch ein wie eingangs erwähntes Verfahren gelöst, das erfindungsgemäß dadurch gekennzeichnet ist, daß auf die Halbleiterschicht eine Gate isolatorschicht aufgebracht wird, daß auf der Gateisolatorschicht Gateelektroden hergestellt werden, wobei ein Teil der Gateelektroden einem Typ und der andere Teil der Gateelektroden dem anderen Typ von Feldeffekttransistoren zugeordnet wird, daß auf die freiliegenden Flächenbereiche der Gateisolatorschicht und auf die Gateelektrode eine Maskieroxidschicht aufgebracht wird, daß in diese Maskieroxidschicht und in die darunter befindliche Gateisolatorschicht Öffnungen eingeätzt werden, wobei jede dieser öffnungen auf einer Seite an eine Gateelektrode grenzt, daß in einem ersten Diffusionsschritt die Bereiche der Halbleiterschicht, die unterhalb der Öffnungen, die an den einen Teil der Gateelektroden des einen Typs grenzen, mit Ladungsträgern eines Typs dotiert werden, und daß die weiteren Bereiche der Halbleiterschicht, unterhalb der öffnungen, die an den anderen Teil der Gateelektrode des anderen Typs grenzen, mit Ladungsträgern des anderen Typs dotiert werden, wobei sich die dotierten Bereiche bzw. weiteren Bereiche jeweils teilweise auch unter die unterhalb der Gateelektrode befindlichen Gebiete der Halbleiterschicht erstrecken, daß alle Teile der Gateisolatorschicht, außer den unterhalb der Gateelektroden angeordneten Teilen, entfernt werden, daß in weiteren Verfahrensschritten in Anteile der Bereiche der Halbleiterschicht unterhalb der öffnungen, die an den einen Teil der Gateelektroden eines Typs grenzen und in Gebiete der Halbleiterschicht, die an die Gateelektroden des einen Typs grenzen, Ladungsträger des anderen Typs wie die bei dem ersten Diffusionsschritt verwendeten Ladungsträger eingebracht werden, daß in weiteren Verfahrensschritten in weitere Anteile der Bereiche der Halbleiterschicht unterhalb der öffnungen, die an den einen Teil der Gateelektroden des anderen Typs grenzen und in weitere Gebiete der Halbleiterschicht die an die Gateelektroden des anderen Typs grenzen, weitere Ladungsträger des anderen Typs wie die bei dem ersten Diffusionsschritt in die Bereiche eingebrachten Ladungsträger eingebracht werden, wobei sich die Anteile bzw. die weiteren Anteile in den Bereichen bzw. den weiteren Bereichen in der Halbleiterschicht nicht so weit unter die Gateelektrode erstrecken, wie die Bereiche bzw. die weiteren Bereiche, so daß unterhalb der Gateelektrode in der Halbleiterschicht ein Gebiet, das die Ladungsträger der Diffusion aufweist und das die Kanalzone der Feldeffekttransistoren darstellt, in selbstjustierender Technik erzeugt wird.
Vorzugsweise werden die Ladungsträger in die Anteile, Gebiete, weiteren Anteile und weitere Gebiete, durch einen zweiten Diffusionsschritt eingebracht.
Gemäß einer Weiterbildung der Erfindung werden die Ladungsträger in die Anteile, Gebiete, weiteren Anteile und weiteren Gebiete durch Ionenimplantation eingebracht.
Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens ergibt sich daraus, daß mit ihm Komplementär-MOS-Schaltungen hergestellt werden können, deren Verlustleistung klein ist und deren Schaltzeiten sehr kurz sind. So liegt das Produkt aus Verzögerungszeit und Verlustleistung solcher Schaltungen sehr günstig.
Vorzugsweise eignen sich die nach dem erfindungsgemäßen Verfahren hergestellten Komplementär-MOS-Anordnungen für digitale Schaltungen, insbesondere für Zähler- und Speicherschaltungen. Mit Hilfe der Doppeldiffusionstechnik bzw. mit einem Diffusionsschritt und einem Implantationsschritt können Transistoren sehr kurzer Kanallänge, beispielsweise z. Z. mit einer Kanallänge von etwa 1 μηι hergestellt werden. Da die Schaltzeiten von MOS-Transistoren umgekehrt proportional zu ihrer Kanallänge im Quadrat sind, ist diese Doppeldiffusionstechnik für Schaltungen mit sehr kurzen Schaltkreisen besonders gut geeignet.
Mit Hilfe der selbstjustierenden Technik, beispielsweise mit Ionenimplantation, Silizium-Gate-Technik oder Refractory-Metall-Technik kann die Kapazität der Schaltungen durch Vermeidung parasitärer Kapazitäten wesentlich verkleinert werden. Diese Maßnahme führt ebenfalls zu einer Verkürzung der Schaltzeiten.
Vorteilhafterweise kann die Verlustleistung, die durch die Umladung der parasitären Kapazitäten entsteht durch mit Hilfe des erfindungsgemäßen Verfahrens hergestellten Schaltungen weiter verringert werden.
Weitere Einzelheiten gehen aus der Beschreibung und den Figuren bevorzugter Ausführungsbeispiele der Erfindung und ihrer Weiterbildungen hervor.
Die F i g. 1 bis 5 zeigen in schematischer Darstellung die einzelnen Verfahrensschritte zur Herstellung einer KompIementär-MOS-Anordnung mit zwei Diffusionsschritten und selbstjustierender Technik.
Die F i g. 5 bis 7 zeigen im Zusammenhang mit den F i g. 1 bis 4 ein Verfahren zur Herstellung von Komplementär-MOS-Anordnungen mit einem Diffusionsschritt und einem Ionenimplantationsschritt.
Wie in der F i g. 1 schematisch dargestellt, wird auf ein elektrisch isolierendes Substrat 1, das vorzugsweise aus Spinell oder Saphir besteht, eine einkristalline Halbleiterschicht 2 aufgebracht. Dabei handelt es sich bei dieser Halbleiterschicht um eine schwach dotierte Schicht, vorzugsweise um eine p-leitende oder um eine η-leitende Siliziumschicht. Dabei ist diese Halbleiterschicht so schwach p- bzw. fi-dotiert, daß bei der fertigen Anordnung in den einzelnen Feldeffekttransistoren enthaltene Bereiche dieser Schicht beim Betrieb der Feldeffekttransistoren durch die an diese angelegten Spannungen von beweglichen Ladungsträgern ganz ausgeräumt werden. Auf der Siliziumschicht 2 wird die Gateisolatorschicht 3, die vorzugsweise aus Siliziumdioxid (S1O2) und/oder Siliziumnitrid (S13N4) besteht, abgeschieden. Auf der Gateisolatorschicht 3 werden nun Gateelektroden und Leiterbahnen aufgebracht. Beispielsweise bestehen diese aus Silizium oder aus Molybdän.
In den Figuren sind auf der Gateisolatorschicht 3 zwei Gateelektroden 4 und 5 dargestellt. Dabei soll die Gateelektrode 4 einem Feldeffekttransistor des einen Leitungstyps und die Gateelektrode 5 einem Feldeffekttransistor des anderen zu dem Leitungstyp komplementären Leitungstyps zugeordnet sein.
Wie in der F i g. 2 dargestellt wird nun auf die An-
Ordnung der F i g. 1 ein Maskieroxid aufgewachsen. Das Maskieroxid ist mit 6 bezeichnet. Vorzugsweise besteht dieses Maskieroxid 6 aus Siliziumoxid. Wie ebenfalls in der F i g. 2 dargestellt werden in einem weiteren Verfahrensschritt in das Maskieroxid 6 Öffnungen für die Herstellung der Source-Gebiete der ϊϊ-Kanal- und p-Kanal-Transistoren hergestellt. Bei der Herstellung der öffnungen 41 bzw. 51 dient jeweils die Gateelektrode 4 bzw. 5 auf einer Seite der öffnung als Begrenzung. Die öffnung 41 grenzt an die Gateelektrode 4 und die öffnung 51 grenzt an die Gateelektrode 5.
In einem weiteren Verfahrensschritt wird über dem p-Kanal-Transistor, beispielsweise über dem Transistor mit der Gateelektrode 4 und in der Öffnung 41 ein η-dotiertes Oxid 7 aufgebracht. Über dem n-Kanal-Transistor, beispielsweise über dem Transistor mit der Gateelektrode 5 und in die dazugehörige Öffnung 52 wird ein p-dotiertes Oxid 8 aufgebracht. Bei den dotierten Oxiden handelt es sich vorzugsweise um dotiertes Siliziumdioxid. In einem nun anschließenden ersten Diffusionsschritt entstehen in der Siliziumschicht 2 die diffundierten Bereiche 42 und die ebenfalls diffundierten Bereiche 52. Dabei ist der Bereich 42 p-dotiert und der weitere Bereich 52 η-dotiert. Die Bereiche 42 bzw. die weiteren Bereiche 52 erstrecken sich jeweils auch teilweise unter die unterhalb der Gateelektroden 4 bzw. 5 befindlichen Gebiete der Halbleiterschicht 2.
In weiteren Verfahrensschritten werden nun die Dotier-Oxidschichten 8 und 7 und die Maskieroxidschicht 6 entfernt, so daß eine wie in der F i g. 4 schematisch dargestellte Anordnung entsteht. Die unterhalb der Gateelektrode 4 bzw. 5 angeordneten Gateisolatoren sind mit 31 bzw. 32 bezeichnet.
Wie in der F i g. 5 dargestellt, wird nun in weiteren Verfahrensschritten über dem p-Kanal-Transistor, im Beispiel über dem Transistor mit der Gateelektrode 4 und über die an diesen Transistor angrenzenden Gebiete der Halbleiterschicht 2 (F i g. 4) ein p-dotiertes Oxid 9 und über dem n-Kanal-Transistor, im Beispiel über dem Transistor mit der Gateelektrode 5, und über den an diesen Transistor angrenzenden Bereichen der Halbleiterschicht 2 (F i g. 4) ein η-dotiertes Oxid 10 aufgebracht. In dem nun anschließenden zweiten Diffusionsschritt entstehen bei dem p-Kanal-Transistor die η-dotierten Gebiete 44 und der Anteil 43 in dem ursprünglich p-dotierten Bereich 42. Dabei erstreckt sich der Anteil 43 nicht so weit unter den Gateisolator 31 wie der ursprüngliche Bereich 52, so daß an den n-dotierten Bereich der p-dotierte Bereich 421 anschließt. Dieser Bereich 421 stellt den p-Kanal des p-Kanal-Transistors dar. In demselben Diffusionsschritt entstehen bei dem n-Kanal-Transistor mit der Gateelektrode 5 die p-dotierten weiteren Gebiete 54 und in einem weiteren Anteil des ursprünglichen η-dotierten weiteren Bereichs 52 der p-dotierte Bereich 53. Dabei erstreckt sich der Bereich 53 nicht soweit unterdie Gateelektrode 32, wie der ursprünglich p-dotierte Bereich 52. Daher bleibt neben dem η-dotierten Anteil 43 unterhalb des Gateisolators 32 der Bereich 521 stehen. Dieser Bereich ist η-dotiert und stellt den fi-Kanal des n-Kanal-Feldeffekttransistorsdar.
In weiteren Verfahrensschritten werden nun die dotierten Oxidschichten 10 und 9 und Teile der Halbleiterschicht 2 bzw. des Anteils 43, des Gebietes 44, des weiteren Gebietes 54 und des weiteren Anteils 53 dieser Schicht entfernt, so daß die in der F i g. 6 schematisch dargestellte Anordnung übrig bleibt. Auf dem isolierenden Substrat 1 sind nun ein p-Kanal-Transistor (der Transistor mit der Gateelektrode 4) und ein n-Kanal-Transistor (der Transistor mit der Gateelektrode 5), angeordnet, wobei diese Transistoren voneinander elektrisch isoliert sind. Der Anteil 43 bzw. das Gebiet 44 stellen die Source- bzw. Drain-Bereiche des p-Kanal-Feldeffekttransistors und der weitere Anteil 53 bzw. das Gebiet 54 die Source- bzw. Drain-Bereiche des H-Kanal-Feldeffekttransistors dar.
In weiteren, in den Figuren nicht dargestellten Verfahrensschritten werden die Source- und die Drain-Bereiche der Feldeffekttransistoren und die Gateelektroden dieser Transistoren mit Aluminium-Leiterbahnen versehen und kontaktiert. Die Source- bzw. Drain-Bereiche der Feldeffekttransistoren können an Stelle des wie oben beschriebenen zweiten Diffusionsschrittes auch durch Ionenimplantation hergestellt werden.
Zu diesem Zweck werden in der Anordnung der F i g. 4 Teile der Halbleiterschicht 2 bzw. des Bereichs 42 bzw. des weiteren Bereichs 52 entfernt, so daß die Anordnung der F i g. 7 entsteht. Wie in der F i g. 7 weiter dargestellt, wird nun auf einem der Feldeffekttransistoren, beispielsweise auf den n-Kanal-Feldeffekttransistor eine Aluminiumschicht 11 aufgebracht. Die Aluminiumschicht 11 hat die Aufgabe, die unter ihr angeordneten Flächenbereiche gegen Ionenimplantation zu schützen. In einem Ionenimplantationsprozeß werden nun in die freiliegenden Bereiche, d. h. in die Bereiche des p-Kanal-Transistors, die nicht von der Gateisolatorschicht 31 und der Gateelektrode 4 bedeckt sind, positive Ionen implantiert.
Wie in der Fig.8 dargestellt, entstehen auf diese Weise die hochdotierten p-leitenden Bereiche 431 und 441. Wie weiter in der F i g. 8 dargestellt, wird nun in einem weiteren Verfahrensschritt die Aluminiumschicht 11, die oberhalb des H-Kanal-Feldeffekttransistors angeordnet war, entfernt. In einem anschließenden Verfahrensschritt wird auf den p-Kanal-Feldeffekttransistor vorzugsweise eine Aluminiumschicht 12 aufgebracht. Diese Schicht hat die Aufgabe, den p-Kanal-Feldeffekttransistor vor einer weiteren Ionenimplantation zu schützen.
In einem zweiten Ionenimplantationsschritt werden durch Ionenimplantation die hochdotierten n-leitenden Bereiche 541 und 531 des H-Kanal-Feldeffekttransistors hergestellt. In der F i g. 9 ist dies eingezeichnet.
Durch die beiden Ionenimplantationsschritte sind nun auf dem Substrat 1, wie ebenfalls in der Fig.9 dargestellt ist, ein p-Kanal- und ein n-Kanal-Feldeffekttransistor entstanden. Dabei stellen die hochdotierten Bereiche 431 bzw. 441 die Drain- bzw. Source-Bereiche des p-Kanal-Feldeffekttransistors dar. Der Anteil 521 stellt den p-Kanal des p-Kanal-Feldeffekttransistors dar. Entsprechendes gilt für die Bereiche 541 und 531 und den Anteil 521 des H-Kanal-Feldeffekttransistors. Wie weiter in der F i g. 9 dargestellt ist, werden in an sich bekannten Verfahrensschritten die Bereiche 431, 441,541 und 531 mit Leiterbahnen 13, vorzugsweise mit Aluminiumleiterbahnen versehen und kontaktiert.
Die nach diesen beiden Prozessen, durch Doppeldiffusion bzw. durch einfache Diffusion mit anschließenden Implantationsprozessen hergestellten Transistoren vom p- und vom Η-Typ weisen eine kurze Kanallänge auf. Außerdem tritt infolge der selbstjustierenden Technik keine Überlappung der Gateelektroden 4 bzw. 5 mit den hochdotierten Bereichen 431,441 bzw. 542 und 531 auf.
Ein besonderes Merkmal des Verfahrens ist, daß als
Halbleiterschicht 2, die als Ausgangsschicht zur Herstellung der Transistoren in Komplementär-MOS-Technik dient, nur eine p-leitende bzw. nur eine n-Ieitende Schicht verwendet wird. Bei den bisher üblichen Techniken wurde zur Herstellung eines p-Kanal-MOS-Transistors eine p-leitende Schicht und zur Herstellung eines H-Kanal-MOS-Transistors eine η-leitende Schicht verwendet. Aus dieser Tatsache resultiert eine Verein-
fachung. Diese Vereinfachung ist möglich, da die schwach dotierten Schichtabschnitte ganz von beweglichen Ladungsträgern ausgeräumt werden und daher die Ladungsträger bei beiden Typen den schwach datierten Schichtabschnitt, infolge der in diesen Verarmungszonen herrschenden elektrischen Felder, sicher durchqueren.
Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Verfahren zur Herstellung einer Anordnung mit Feldeffekttransistoren in Komplementär-MOS-Technik, bei dem auf einem elektrisch isolierenden Substrat eine η-dotierte oder eine p-dotierte einkristalline Halbleiterschicht abgeschieden wird, dadurch gekennzeichnet, daß auf die Halbleiterschicht (2) eine Gateisolatorschicht (3) aufgebracht wird, daß auf der Gateisolatorschicht Gateelektroden (4, 5) hergestellt werden, wobei ein Teil (4) der Gateelektroden einem Typ und der andere Teil (5) der Gateelektrode dem anderen Typ von Feldeffekttransistoren zugeordnet wird, daß auf die freiliegenden Flächenbereiche der Gateisolatorschicht (3) und auf die Gateelektroden (4, 5) eine Maskieroxidschicht (6) aufgebracht wird, daß in diese Maskieroxidschicht und in die darunter befindliche Gateisolatorschicht Öffnungen (41, 51) eingeätzt werden, wobei jede dieser öffnungen auf einer Seite an eine Gateelektrode (4 bzw. 5) grenzt, daß in einem Diffusionsschritt die Bereiche (42) der Halbleiterschicht (2) die unterhalb der Öffnungen (41), die an den einen Teil der Gateelektrode (4) des einen Typs grenzen, mit Ladungsträgern eines Typs dotiert werden, und daß die weiteren Bereiche (52) der Halbleiterschicht (2), die unterhalb der Öffnungen (51), die an den anderen Teil der Gateelektroden (5) des anderen Typs grenzen mit Ladungsträgern des anderen Typs dotiert werden, wobei sich die dotierten Bereiche bzw. weiteren Bereiche jeweils teilweise auch unter die unterhalb der Gateelektrode befindlichen Gebiete der Halbleiterschicht (2) erstrecken, daß alle Teile der Gateisolatorschicht (3), außer den unterhalb der Gateelektroden angeordneten Teile, entfernt werden, daß in weiteren Verfahrensschritten in Anteile (43) der Bereiche (42) der Halbleiterschicht (2) unterhalb der Öffnungen (41), die an den einen Teil der Gateelektrode (4) des einen Typs grenzen und in Gebiete (44) der Halbleiterschicht (2), die an die Gateelektroden (4) des einen Typs grenzen, Ladungsträger des anderen Typs wie die bei dem ersten Diffusionsschritt verwendeten Ladungsträger eingebracht werden, daß in weiteren Verfahrensschritten in weitere Anteile (53) der weiteren Bereiche (52) der Halbleiterschicht (2) unterhalb der Öffnungen (51) die an den einen Teil der Gateelektrode (5) des anderen Typs grenzen und in weitere Gebiete (54) der Halbleiterschicht (2) die an die Gateelektroden (5) des anderen Typs grenzen, weitere Ladungsträger des anderen Typs wie die bei der Diffusion in die Bereiche (52) eingebrachten Ladungsträger eingebracht werden, wobei sich die Anteile (43) bzw. die weiteren Anteile (53) in den Bereichen (42) bzw. den weiteren Bereichen (52) in der Halbleiterschicht (2) nicht so weit unter die Gateelektrode in der Halbleiterschicht erstrecken, wie die Bereiche (42) bzw. die weiteren Bereiche (52), so daß unterhalb der Gateelektrode in der Halbleiterschicht ein Gebiet, das die Ladungsträger der Diffusion aufweist und das die Kanalzone der Feldeffekttransistoren darstellt, in selbstjustierender Technik erzeugt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Diffusion auf die Feldeffekttransistoren des einen Typs und somit in die Öffnungen (41) ein dotiertes Oxid (7) aufgebracht wird und daß auf Feldeffekttransistoren des anderen Typs und somit in die Öffnungen (51) ein dotiertes Oxid (8) aufgebracht wird, wobei die Oxide (7 und 8) mit entgegengesetzten Ladungsträgern dotiert sind, und daß somit in einem Diffusionsprozeß beide Gebiete (42 und 52) hergestellt werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Gebiete (44) und die weiteren Gebiete (54) bzw. die Anteile (43) und die weiteren Anteile (53) durch einen weiteren Diffusionsprozeß hergestellt werden, wobei zu diesem Zweck, nach dem Entfernen der Masieroxidschicht (6) und der unter dieser Schicht befindlichen Gateisolatorschicht (3) auf Feldeffekttransistoren des einen Typs und auf die angrenzenden Bereiche der Halbleiterschicht (2) eine dotierte Oxidschicht (9) aufgebracht wird und daß auf Feldeffekttransistoren des anderen Typs und auf die an sie grenzenden Bereiche der Halbleiterschicht (2) eine dotierte Oxidschicht (10) aufgebracht wird, wobei die Schichten. (9 und 10) entgegengesetzt zueinander dotiert sind und wobei die Schicht (9) entgegengesetzt zu der Schicht (7) des ersten Diffusionsprozesses und die Schicht (10) entgegengesetzt zur Schicht (8) der ersten Diffusion verwendeten Schicht (8) dotiert ist, und daß in dem anschließenden Diffusionsprozeß die Gebiete (44) und die weiteren Gebiete (54) bzw. die Anteile (43) und die weiteren Anteile (53) unterhalb der Schichten (9 bzw. 10) hergestellt werden.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Anteile (43) bzw. die weiteren Anteile (53) und die Gebiete (44) bzw. die weiteren Gebiete (54) durch Ionenimplantationsschritte hergestellt werden, wobei zu diesem Zweck, nach dem Entfernen der Maskieroxidschicht (6) und der den darunter befindlichen Teilen der Gateisolatorschicht (3) die einzelnen Transistoren durch Ätzen der Halbleiterschicht (2) voneinander getrennt werden und daß die Feldeffekttransistoren des einen Typs mit einer vor Ionenimplantation schützenden Schicht (11) bedeckt werden, daß in einem Ionenimplantationsschritt die nicht bedeckten Feldeffekttransistoren des anderen Typs implantiert werden, wobei die implantierten Ladungsträger vom entgegengesetzten Typ sind, wie die bei der Diffusion in diese Feldeffekttransistoren eingebrachten Ladungsträger, daß auf diese Weise die Anteile (431) und die Gebiete (441) hergestellt werden, daß die Schicht (11) von den Feldeffekttransistoren des einen Typs entfernt wird und daß auf die implantierten Feldeffekttransistoren des anderen Typs eine vor Ionenimplantation schützende Schicht (12) aufgebracht wird, daß in einem anschließenden Ionenimplantationsprozeß in die Feldeffekttransistoren des einen Typs Ionen implantiert werden, wobei diese Ionen vom entgegengesetzten Typ sind wie die in dem Diffusionsprozeß in diese Feldeffekttransistoren eingebrachten Ladungsträger und daß auf diese Weise die weiteren Gebiete (541) und die weiteren Anteile (531) hergestellt werden.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die vor Implantation schützenden Schichten (11 und 12) aus Aluminium bestehen.
DE2335333A 1973-07-11 1973-07-11 Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik Withdrawn DE2335333B1 (de)

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DE2335333A DE2335333B1 (de) 1973-07-11 1973-07-11 Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik
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FR7423282A FR2237317B1 (de) 1973-07-11 1974-07-04
IT24853/74A IT1015709B (it) 1973-07-11 1974-07-05 Procedimento per fabbricare un dispositivo con transistori a ef fetto di campo con la tecnologia mos a canali complementari
LU70489A LU70489A1 (de) 1973-07-11 1974-07-09
US05/487,153 US3933529A (en) 1973-07-11 1974-07-10 Process for the production of a pair of complementary field effect transistors
BE146468A BE817544A (fr) 1973-07-11 1974-07-11 Procede pour fabriquer un dispositif comportant des transistors a effet de champ realises suivant la technique a mos complementaires
JP49079726A JPS5039882A (de) 1973-07-11 1974-07-11
NL7409396A NL7409396A (nl) 1973-07-11 1974-07-11 Werkwijze voor de vervaardiging van een in- richting met veldeffekttransistors in comple- mentaire mos-techniek.

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DE2335333A DE2335333B1 (de) 1973-07-11 1973-07-11 Verfahren zur Herstellung von einer Anordnung mit Feldeffekttransistoren in Komplementaer-MOS-Technik

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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5132266U (de) * 1974-08-30 1976-03-09
US4045810A (en) * 1975-02-25 1977-08-30 General Electric Company Bucket-brigade delay line having reduced parasitic capacitances
US4002513A (en) * 1975-02-25 1977-01-11 General Electric Company Bucket-brigade delay line having reduced parasitic capacitances and method for making the same
US4027382A (en) * 1975-07-23 1977-06-07 Texas Instruments Incorporated Silicon gate CCD structure
US4035906A (en) * 1975-07-23 1977-07-19 Texas Instruments Incorporated Silicon gate CCD structure
US4050965A (en) * 1975-10-21 1977-09-27 The United States Of America As Represented By The Secretary Of The Air Force Simultaneous fabrication of CMOS transistors and bipolar devices
US4069074A (en) * 1976-01-07 1978-01-17 Styapas Styapono Yanushonis Method of manufacturing semiconductor devices
US4062699A (en) * 1976-02-20 1977-12-13 Western Digital Corporation Method for fabricating diffusion self-aligned short channel MOS device
US4078947A (en) * 1976-08-05 1978-03-14 International Business Machines Corporation Method for forming a narrow channel length MOS field effect transistor
NL7612883A (nl) * 1976-11-19 1978-05-23 Philips Nv Halfgeleiderinrichting, en werkwijze ter ver- vaardiging daarvan.
US4097314A (en) * 1976-12-30 1978-06-27 Rca Corp. Method of making a sapphire gate transistor
US4119992A (en) * 1977-04-28 1978-10-10 Rca Corp. Integrated circuit structure and method for making same
US4145233A (en) * 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
JPS5574172A (en) * 1978-11-27 1980-06-04 Mitsubishi Electric Corp Interpolation type mos transistor
US4252574A (en) * 1979-11-09 1981-02-24 Rca Corporation Low leakage N-channel SOS transistors and method of making them
JPS5683073A (en) * 1979-12-11 1981-07-07 Toshiba Corp Semiconductor device
US4399605A (en) * 1982-02-26 1983-08-23 International Business Machines Corporation Method of making dense complementary transistors
JPS5978557A (ja) * 1982-10-27 1984-05-07 Toshiba Corp 相補型ｍｏｓ半導体装置の製造方法
JPH0745209B2 (ja) * 1986-03-03 1995-05-17 株式会社ブリヂストン 空気入りタイヤの製造方法
JPH0298968A (ja) * 1988-10-06 1990-04-11 Agency Of Ind Science & Technol Ｍｏｓ型半導体装置
US5151374A (en) * 1991-07-24 1992-09-29 Industrial Technology Research Institute Method of forming a thin film field effect transistor having a drain channel junction that is spaced from the gate electrode
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7141821B1 (en) 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
US6518594B1 (en) 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6277679B1 (en) 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
WO2018018356A1 (en) * 2016-07-25 2018-02-01 Boe Technology Group Co., Ltd. Polycrystalline silicon thin film transistor and method of fabricating the same, and display apparatus

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3436817A (en) * 1967-02-13 1969-04-08 Us Air Force Method of making fringing field controlled thin film active device
NL6813833A (de) * 1968-09-27 1970-04-01
US3745072A (en) * 1970-04-07 1973-07-10 Rca Corp Semiconductor device fabrication
US3749614A (en) * 1970-09-14 1973-07-31 Rca Corp Fabrication of semiconductor devices
US3728591A (en) * 1971-09-03 1973-04-17 Rca Corp Gate protective device for insulated gate field-effect transistors
US3739273A (en) * 1971-11-02 1973-06-12 Us Army Spectrum analyzer
US3846194A (en) * 1973-01-05 1974-11-05 Inselek Inc Process for producing lightly doped p and n-type regions of silicon on an insulating substrate

Also Published As

Publication number Publication date
NL7409396A (nl) 1975-01-14
JPS5039882A (de) 1975-04-12
IT1015709B (it) 1977-05-20
FR2237317A1 (de) 1975-02-07
FR2237317B1 (de) 1978-11-24
US3933529A (en) 1976-01-20
BE817544A (fr) 1974-11-04
GB1436975A (en) 1976-05-26
LU70489A1 (de) 1974-11-28

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