DE2331973C3

DE2331973C3 - Modular data processing system with a number of autonomously working processors

Info

Publication number: DE2331973C3
Application number: DE19732331973
Authority: DE
Inventors: Werner Blumann Winfried Dipl-Ing 8000 München Boning
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1973-06-22
Publication date: 1977-08-11

Description

Die Erfindung bezieht sich auf eine modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein-/Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, gemäß dem Oberbegriff des 'Hauptanspruchs.The invention relates to a modular data processing system with a number of autonomously working processors, in particular for processing instructions, for carrying out Input / output operations or maintenance and operating tasks, according to the generic term of 'Main claim.

Moderne Datenverarbeitungsanlagen, die auch künftigen Anforderungen an Leistungsfähigkeit, Diagnosesowie Wartungshilfen genügen, besitzen eine Reihe von autonom arbeitenden Prozessoren, die über Busleitungen als Datenwege zum Speicher zugreifen. Der Zugriff zu dem Speicher ist nicht ohne weiteres beliebig möglich, deswegen ist es sinnvoll, den Speicherverkehr der einzelnen Prozessoren durch einen sogenannten Speicherkoordinator zu steuern. Dort werden die Anforderungen der einzelnen Prozessoren auf Zugriff zum Speicher nach Art, Umfang des Speicherverkehrs und nach ihrem zeitlichen Auftreten gewichtet und die Anforderungen mit den höchsten Prioritäten vorrangig behandelt.Modern data processing systems that also meet future requirements for performance, diagnostics and Maintenance aids are sufficient, they have a number of autonomously working processors that operate via bus lines as data paths to the memory. Access to the memory is not simply arbitrary possible, so it makes sense to use a so-called Control storage coordinator. There are the requirements of the individual processors to access for storage are weighted according to the type, volume of storage traffic and their temporal occurrence and the Prioritize requests with the highest priorities.

Eine derartige Datenverarbeitungsanlage ist z. B. aus der US-Patentschrift 32 42 467 bekannt. Sie besitz! neben mehreren autonomen Prozessoren eine Mehrzahl von Speichereinheiten. Die Struktur diesel Datenverarbeitungsanlage ist derart ausgebildet, daf: die Eingänge aller Speichereinheiten parallel an einei Eingabebusleitung liegen, an die die Ausgänge dei Prozessoren parallel angeschlossen sind. Für der Datentransfer in umgekehrter Richtung ist eins Ausgabebusleitung vorgesehen, die die Ausgänge dei Speichereinheiten mit den Eingängen aller Prozessorei verbindet. Über dieses System von Busleitungen könnei alle Prozessoren mit jeder Speichereinheit in beidet Transferrichtungen Daten austauschen. Sie belegei dazu zyklisch in einer festgelegten Reihenfolge dii Busleitungen und übergeben mit jeder Anforderung ihn Prozessoradresse, die Speicheradresse, den Transferbe fehl und im Falle des Einspeicherns die Daten.Such a data processing system is z. B. from US Pat. No. 3,242,467. You own! in addition to several autonomous processors, a plurality of storage units. The structure diesel The data processing system is designed in such a way that: the inputs of all storage units are connected in parallel to one Input bus line to which the outputs of the processors are connected in parallel. For the Data transfer in the reverse direction is provided on an output bus line that connects the outputs Connects storage units to the inputs of all processors. You can use this system of bus lines all processors exchange data with each memory unit in both transfer directions. You prove for this purpose the bus lines cyclically in a defined sequence and transfer it with every request Processor address, the memory address, the transfer command and, in the case of storage, the data.

In diesem Fall besitzt jede Speichereinheit einei Speicherkoordinator, der auf die eigene Speicheradres se anspricht und abhängig vom Warte- oder Belegtzu stand der Speichereinheit die Anforderung durchschalIn this case, each memory unit has a memory coordinator that points to its own memory address se responds and depending on the waiting or occupied status of the storage unit, the request is passed through

tet bzw. zurückweist. Im Normalfall muß der anfordernde, jedoch nicht bediente Prozessor seine Anforderung im nächsten Zyklus wiederholen. Dann kann allerdings inzwischen ein anderer Prozessor die inzwischen freigewordene Speichereinheit belegt haben. Damit dringende Anforderungen der Prozessoren auf -iiese Weise nicht durch normale Anforderungen verdrängt werden können, enthält der Speicherkoordinator außerdem eine Prioritätssteuerung, die ausgelöst durch eine dringende Anforderung eines Prozessors an eine belegte Speichereinheit, die Zwischenspeicherung aller Daten dieser Anforderung in einer den Speichereinheiten gemeinsam zugeordneten Zwischenspeichereinheit bewirkt. Sobald die Speichereinheit frei wird, wird dann zunächst diese Anforderung vor allen anderen zwischenzeitlich auftretenden Anforderunger bedient.tet or rejects. Normally the requesting, however, the unattended processor retry its request in the next cycle. Then, however, can meanwhile another processor have occupied the memory unit that has meanwhile become free. In order to Urgent requests from the processors are not superseded by normal requests in this way the storage coordinator also includes a priority control triggered by an urgent request from a processor to an occupied memory unit, the caching of all Data of this request in an intermediate storage unit which is jointly assigned to the storage units causes. As soon as the storage unit becomes free, this requirement is then first of all before all others in the meantime occurring requirement served.

Nun liegt es aber im Wesen einer datenverarbeitenden Anlage, daß nicht nur jeder einzelne Prozessor mit dem Speicher, sondern aucii mit anderen Prozessoren Daten austauscht.But now it is in the nature of a data processing Plant that not only every single processor with the memory, but also with other processors Exchanges data.

Bei der bekannten Datenverarbeitungsanlage ist dies direkt nicht möglich, so daß solche Daten erst in einer der Speichereinheiten zwischengespeichert und von dort an den empfangenden Prozessor übergeben werden. Dabei ist es außerdem von Nachteil, daß die Initiative zu einem Datentransfer immer von dem die Daten ausgebenden oder empfangenden Prozessor ausgeht. Es muß also außerdem eine Routine dafür vorgesehen werden, daß der diese Daten empfangende Prozessor von sich aus solche Daten in einer bezeichneten Speichereinheit abrufen kann.In the known data processing system, this is not directly possible, so that such data is only available in a of the storage units and transferred from there to the receiving processor will. It is also disadvantageous that the initiative for a data transfer always comes from the Processor issuing or receiving data runs out. So there must also be a routine for it be provided that the processor receiving this data on its own such data in a designated storage unit.

Deshalb werden für den direkten Datenaustausch zwischen den autonomen Prozessoren einer datenverarbeitenden Ar.lage bisher auch eigene Verbindungsleitungen zwischen den einzelnen Prozessoren vorgesehen. Ein eigener Verbindungsaufbau zwischen den einzelnen Prozessoren zum Zweck des Datenaustausches bedingt jedoch einen hohen schaltungstechnischen Aufwand. Denn dabei ist noch zu berücksichtigen, daß die schnellen Prozessoren, um sie in ihrer Leistungsfähigkeit nicht zu beeinträchtigen, eine bestimmte Datentransferrate erfordern, die Datenwege also mit einer bestimmten Mindestbreite ausgelegt werden müssen. Schaltungstechnisch wesentlich weniger aufwendig ist die andere Lösung über das Zwischenspeichern der zu transferierenden Daten im Speicher. Nachteilig ist dabei neben den wiederholt erforderlichen Zugriffen zum Speicher der darüber hinaus auftretende hohe Zeitverlust und der Steueraufwand. Therefore, for the direct data exchange between the autonomous processors, a data processing Ar.lage has so far also provided its own connection lines between the individual processors. A separate connection between the individual processors for the purpose of data exchange however, requires a high level of circuit complexity. Because it still has to be taken into account that the fast processors, so as not to impair their performance, have a certain Require data transfer rate, i.e. the data paths are designed with a certain minimum width Need to become. The other solution via the is much less complex in terms of circuitry Intermediate storage of the data to be transferred in the memory. The disadvantage is besides the repeated required access to the memory, the high loss of time and the tax expense.

Der Erfindung liegt daher die Aufgabe zugrunde, eine modular aufgebaute Datenverarbeitungsanlage der eingangs genannten Art zu schaffen, die neben den normalen Zugriffen der einzelnen Prozessoren zum gemeinsamen Speicher einen unmittelbaren Datenaustausch zwischen je zwei der autonomen Prozessoren mit möglichst geringem schaltungstechnischen Aufwand erlaubt. Damit soll die Leistungsfähigkeit der gesamten Anlage gesteigert, d. h., die Prozessorleistung auch bei einem im Verhältnis langsamen Speicher voll ausgenützt werden.The invention is therefore based on the object of providing a modular data processing system to create the type mentioned at the beginning, which in addition to the normal accesses of the individual processors to shared memory enables direct data exchange between two of the autonomous processors allowed with the least possible circuitry effort. This is intended to improve the performance of the entire system increased, d. This means that the processor performance is full even with a relatively slow memory be exploited.

Bei einer modular aufgebauten Datenverarbeitungsanlage der eingangs genannten Art besteht eine erste Lösung dieser Aufgabe erfindungsgemäß darin, daß die Datenverarbeitungsanlage die im Kennzeichen des Patentanspruchs 1 genannten Merkmale aufweist. Diese Lösung hat den Vorteil, daß ein Datenaustausch 7wischen einzelnen Prozessoren in beiden Richtungen direkt — also ohne ein Zwischenspeicher von zwischen zwei Prozessoren zu übertragenden Daten im Speicher — möglich ist, d. h., daß die sonst für das Zwischenspeichern erforderliche Zeit eingespart werden kann und der Speicherverkehr außerdem durch derartige Datentransfers nicht belastet wird. Trotz des in beiden Richtungen möglichen direkten Datentransfers erfordert diese Lösung lediglich eine einzige kurze, interne Busleitung im Speicherkoordinator, da für die übrige Übertragungsstrecke die an sich vorhandenen, für den Speicherverkehr der Prozessoren vorgesehenen Busleitungen benutzt werden. Der schaltungstechnische Aufwand ist daher denkbar gering. Insgesamt läßt sich damit also ein Datenaustausch zwischen den einzelnen Prozessoren innerhalb des modular aufgebauten Datenverarbeitungssystems bei einer hohen internen Datenrate mit einem denkbar geringen schaltungstechnischen Aufwand realisieren.In the case of a modularly constructed data processing system of the type mentioned at the outset, there is a first one This object is achieved according to the invention in that the data processing system has the characteristics indicated in the Claim 1 has mentioned features. This solution has the advantage that a data exchange 7wipe individual processors directly in both directions - i.e. without a buffer between two processors to transfer data in memory - is possible, d. that is, the other for caching required time can be saved and the memory traffic can also be saved by such data transfers is not charged. Despite the direct data transfer possible in both directions, required this solution only has a single, short, internal bus line in the memory coordinator, as the rest Transmission path the existing bus lines intended for the memory traffic of the processors to be used. The circuit complexity is therefore extremely low. Overall can thus a data exchange between the individual processors within the modular data processing system at a high internal data rate with a conceivably low circuitry Realize effort.

Die erläuterte Lösung gestattet an der Schnittstelle des Speichers eine Überlappung zweier Speicherzyklen bezüglich von Ein- und Ausgabedaten, d. h„ auch wenn noch Lesedaten auf der Busleitung für Datenausgabe erwartet werden, können bereits neue Schreibdaten auf der Busleitung für Dateneingabe bereitgestellt werden. Es ist jedoch denkbar, daß man auf eine derartige Betriebsart verzichtet, wenn eine Datenverarbeitungsanlage mit einer Vielzahl von autonom arbeitenden Prozessoren ausgestattet ist. Denn dann wird die Anzahl von Anforderungen auf Zugriff zum Speicher oder von Datentransfers der Prozessoren untereinander sehr hoch.The solution explained allows two memory cycles to overlap at the interface of the memory with regard to input and output data, d. h "even if read data is still on the bus line for data output are expected, new write data can already be made available on the bus line for data input. However, it is conceivable that such an operating mode could be dispensed with when a data processing system is equipped with a large number of autonomously working processors. Because then the number will be of requests for access to the memory or of data transfers between the processors high.

Auf diesen Fall bezieht sich im wesentlichen ein zweite Lösung der genannten Aufgabe mit einer modular aufgebauten Datenverarbeitungsanlage, die gemäß dem Patentanspruch 2 ausgebildet ist. Hierbei soll der Speicherkoordinator als Sternpunkt der Datenwege tatsächlich nur für die reine Übertragungszeit der Daten belegt werden, um dort eine möglichst hohe Datenrate zu erzielen. Da dann statisch keine Informationen bereitzustellen sind, tritt eine zeitliche Überlappung von Ein- und Ausgabedaten auf der Speicherschnittstelle nicht mehr auf, so daß in diesem Fall eine gesteuerte Verteilung der Ausgabedaten zu den Prozessoren bzw. der Eingabedaten zum Speicher entfallen kann, wenn die jeweils empfangende Einheit der datenverarbeitenden Anlage mit Übergabesignalen dazu veranlaßt wird, die Dateninformation zu übernehmen. In this case, a second solution to the problem referred to essentially relates to a modular data processing system, which is designed according to claim 2. Here should the memory coordinator as the star point of the data paths actually only be used for the pure transmission time of the data, in order to achieve a to achieve high data rates. Since there is then no static information to be provided, a temporal one occurs Overlapping of input and output data on the memory interface no longer occurs, so that in this In the case of a controlled distribution of the output data to the processors or the input data to the memory can be omitted if the respective receiving unit of the data processing system with transfer signals is caused to take over the data information.

Eine Weiterbildung dieser zweiten Lösung ist gekennzeichnet durch die Merkmale des Patentanspruchs 3. Neben der weiteren schaltungstechnischer Vereinfachung ergeben sich dabei auch verringerte Laufzeiten und von dieser Seite her damit eine weitere Leistungsverbesserung der datenverarbeitenden AnIaA further development of this second solution is characterized by the features of the patent claim 3. In addition to the further simplification of the circuit, this also results in reduced Run times and from this point of view a further improvement in the performance of the data processing AnIa

Die Erfindung wird im folgenden durch Ausführungs beispiele anhand der Zeichnung näher erläutert. Es zeigThe invention is explained in more detail below by means of execution examples with reference to the drawing. Show it

F i g. 1 als Blockschaltbild ein Beispiel einer in an sie bekannter Weise modular aufgebauten Datenverarbei tungsanlage mit drei autonom arbeitenden Prozessorei einem Arbeitsspeichersystem und einem Speicherkooi dinator,F i g. 1 as a block diagram an example of one in on it known way, modular data processing system with three autonomously working processors a main memory system and a memory processor,

Fig.2 ein Prinzipschaltbild für einen erfindungsg« maß ausgebildeten Speicherkoordinator, bei dem di Datenwege für die Dateneingabe- und -ausgabe durc eine interne Busleitung zu verbinden sind,2 shows a basic circuit diagram for an invention trained memory coordinator, where the data paths for data input and output durc an internal bus line must be connected,

F i g. 3 eine eiwas abgewandelte Ausführungsfor eines erfindungsgemäßen Speicherkoordinators, bF i g. 3 a slightly modified embodiment of a memory coordinator according to the invention, b

dem die abgehenden Busleitungen für Datenausgabe an ist am Ausgang des Speicherkoordinators KOOR einewhich the outgoing bus lines for data output is at the output of the memory coordinator KOOR

einen der Prozessoren bzw. für Dateneingabe in das zweite logische Schalteinrichtung S1 mit einer Anzahlone of the processors or for data input into the second logic switching device S1 with a number

Arbeitsspeichersystem nicht selektierbar sind, und von UND-Gliedern vorgesehen. Am Ausgang jedesRAM system are not selectable, and provided by AND gates. At the exit each

Fig.4 ein Blockschaltbild für einen herkömmlichen UND-Gliedes ist hier — wieder vereinfacht — jeweilsFIG. 4 is a block diagram for a conventional AND element - again simplified - in each case

Prozessor. 5 eine Busleitung DAZ, DAE bzw. DA W angeschlossen.Processor. 5 a bus line DAZ, DAE or DA W is connected.

Das in Fig. 1 dargestellte Beispiel für eine Zentral- Wie sich aus Fig. 1 ergibt, sind diese BusleitungenThe example shown in Fig. 1 for a central As can be seen from Fig. 1, these are bus lines

einheit einer modular aufgebauten Datenverarbeitungs- jeweils einem der Prozessoren ZP, EAP bzw. WP Unit of a modular data processing unit, one of each of the processors ZP, EAP or WP

anlage enthält mehrere selbständig arbeitende Prozes- zugeordnet und für die Datenausgabe vorgesehen, beisystem contains several independently working processes assigned and intended for data output, with

soren. Ein Zentralprozessor ZPübernimmt die eigentli- der Daten in den angeschlossenen Prozessor übertragensoren. A central processor ZP takes over the actual data transferred to the connected processor

ehe Programmausführung durch Abarbeiten der einzel- io werden.before program execution by processing the individual io.

nen Befehle in Anwenderprogrammen und im Betriebs- Einer der beiden Signaleingänge jedes UND-GliedesNEN commands in user programs and in operation One of the two signal inputs of each AND element

system. Ein Ein-/Ausgabeprozessor EAPwickelt sämtli- der zweiten logischen Schalteinrichtung S2 ist jeweilssystem. An input / output processor EAP develops all the second logic switching device S2 is in each case

ehe Ein-/Ausgabeoperationen ab. Weiterhin enthält die parallel mit dem Ausgang einer dritten logischenbefore I / O operations. Furthermore, the parallel with the output contains a third logical

datenverarbeitende Anlage einen gleichberechtigten Schalteinrichtung S3 verbunden, während der anderedata processing system connected to an equal switching device S3, while the other

Wartungsprozessor VVP, der an sich jedoch keine 15 über eine der zweiten Steuerleitungen ST2 an dieMaintenance processor VVP, which in itself does not have a 15 via one of the second control lines ST2 to the

selbständige Verarbeitungseinheit wie die anderen Wegesteuerung WSTangeschlossen ist.Independent processing unit like the other route control WST is connected.

beiden Prozessoren darstellt und von dem aus eine Mit der dritten logischen Schalteinrichtung S3 istrepresents two processors and from which one is with the third logic switching device S3

Anlagen- und Programmbedienung vorgenommen wird wieder wie bei der ersten logischen Schalteinrichung S1System and program operation is carried out again as with the first logical switching device S1

und darüber hinaus für Fehlerdiagnose und vorbeugen- eine UND-ODER-Verknüpfung realisiert. Ein informa-and also implemented an AND-OR link for error diagnosis and preventive purposes. An informa-

de Wartung bestimmt ist. 20 tionseingang ist mit der Busleitung DA für Datenausga-de maintenance is intended. 20 tion input is connected to the DA bus line for data output

Neben diesen drei Prozessoren enthält die Zentral- be aus dem Arbeitsspeichersystem ASP verbunden. DerIn addition to these three processors, the central unit contains a connection from the main memory system ASP. the

einheit ein Arbeitsspeichersystem ASP, das z. B. aus andere Informationseingang ist über eine interneunit a RAM system ASP, which z. B. from other information input is via an internal

einer Mehrzahl von Speichermoduln aufgebaut sein Busleitung, die sogenannte Punktbusleitung P, mit dera plurality of memory modules be built up bus line, the so-called point bus line P, with the

kann und dann auch eine Speicheranschlußsteuerung Busleitung DE verbunden, die an den Ausgang dercan and then also a memory connection control bus line DE connected to the output of the

besitzt. Für den Datenverkehr der Prozessoren mit dem 15 ersten Schalteinrichtung S1 angeschlossen ist. Dieowns. For the data traffic of the processors with the 15 first switching device S1 is connected. the

Arbeitsspeichersystem ASP und der Prozessoren zweiten Eingänge der UND-Glieder der drittenWorking memory system ASP and the processors second inputs of the AND gates of the third

untereinander ist jeder der Prozessoren sowie das logischen Schalteinrichtung S3 sind wiederum mit dereach of the processors and the logic switching device S3 are in turn with the

Arbeitsspeichersystem ASP über ein Paar von Buslei- Wegesteuerung WST über dritte Steuerleitungen ST3 Main memory system ASP via a pair of bus line route control WST via third control lines ST3

tungen, z. B. DEZ und DAZ, mit einem Speicherkoordi· verbunden.services, e.g. B. DEZ and DAZ, connected to a memory coordinate.

nator KOOR verbunden. Die Busieitungen sind in sich 30 Schließlich enthält der Speicherkoordinator KOOR gleichartig aufgebaut, d. h., sie besitzen dieselbe auch noch eine Anzahl von Eingangssignallciuingcn Datenbreite und erlauben daher die gleiche Datenrate. SLE, über die die Wegestcuerung WSTan die von den Sie sind jeweils paarweise vorgesehen und werden Prozessoren kommenden Busleitungen für Datcncingaimmer nur in einer Transferrichtung benutzt. Für die be DEZ, DEEbzw. DEWangeschlossen ist.
folgende Beschreibung sei angenommen, daß ein 35 Über diesen Speicherkoordinator KOOR ist ein Datenfluß von den Prozessoren in Richtung auf das Datenaustausch zwischen jedem der angeschlossenen Arbcitsspeichcrsystem ASP ais Dateneingabe und Prozessoren ZP, EAP bzw. VVP und dem Arbeitsanalog die Gegenrichtung als Datenausgabe bezeichnet speichersystem ASP bzw. den Prozessoren untereinanwird. der möglich. Um die verschiedenen, möglicherweisenator KOOR connected. The bus lines are intrinsically 30 Finally, the memory coordinator KOOR has the same structure, ie they also have a number of input signal data widths and therefore allow the same data rate. SLE, via which the WST routing to the you are provided in pairs, and the bus lines coming from the processors are always only used in one transfer direction for data processing. For the be DEZ, DEE or DEW is connected.
the following description, it is assumed that a 35 about this memory coordinator COOR is a flow of data among the processors in the direction of the data exchange between each of the connected Arbcitsspeichcrsystem ASP ais data input and processors ZP, EAP or VOP and the working Analog the opposite direction as data output designated storage system ASP or . the processors under one another. the possible. To the different, possibly

In einem Blockschaltbild ist in Fig. 2 ein Beispiel für 40 gleichzeitig auftretenden Anforderungen für einenIn a block diagram, FIG. 2 shows an example of 40 simultaneous requests for one

den internen Aufbau des Speicherkoordinators KOOR Datentransfer zu priorisicrcn, ist die WegestcuerungThe internal structure of the storage coordinator KOOR data transfer to prioritize is the route control

dargestellt. Auch hier sind die Busleilungcn als WST vorgesehen, die /. B. wie die einleitend erläuterteshown. Here, too, the bus lines are provided as WST , the /. B. as explained in the introduction

Datenwege vereinfacht in allen Füllen nur mit einer dick Warteschlangcnsteucrung ausgebildet sein kann. SieSimplified data paths in all cases can only be designed with a thick queue control. she

ausgezogenen Linie gezeichnet. Diese symbolisiert eine empfangt über die Eingangssignallciiungcn SLE die Alldrawn solid line. This symbolizes a receives the All via the input signals SLE

mehradrige Leitung entsprechend der gewühlten 45 der Anforderungen und schaltet über die erstenmulti-core cable according to the chosen 45 of the requirements and switches over the first

Daicnbrcitc. Steuerleitungen STl diejenige Busleitung DE/, b/w.Daicnbrcitc. Control lines STl that bus line DE /, b / w.

Der Speicherkoordinator KOOR einhalt eine erste DEEoder DE W für Dateneingabe auf den Ausgang tierThe memory coordinator KOOR adheres to a first DEE or DE W for data entry on the output tier

logische Schalleinrichtung Sl mit einer An/.uhl von ersten logischen Schalteinrichtung S 1 durch, die mit derLogical sound device Sl with an on / .uhl of the first logical switching device S 1 through which with the

UND-Gliedern, die am Ausgang über ein logisches Anforderung höchster Priorität belügt ist. liei einemAND gates that are lying about a logical request of the highest priority at the output. love you

ODER verknüpft sind. An einen der beiden Signalein· jo Speichercingabcvcrkehr 1st die Busleitung DE fürOR are linked. The bus line DE for

gtingc jedes UND-Gliedes ist eine Busleitung DEZ, gtingc each AND element is a bus line DEZ, Dateneingabe belegt. Handelt es sich dagegen um einerData entry occupied. If, on the other hand, it is one

DEE bzw. DEW angeschlossen, die - wie aus den Datenaustausch mit einem anderen Prozessor, dann DEE or DEW connected, which - as from the data exchange with another processor, then Übereinstimmenden Bczugszcichcn zu erkennen ist - wird die Punktbusleiiung P auf den Ausgang der dritterMatching reference signs can be seen - the point bus line P is at the output of the third

als Datenweg eines der Prozessoren ZP, EAPtow. WP as the data path of one of the processors ZP, EAP tow. WP logischen Schalteinrichtung S3 durchgeschaliet. Die!logical switching device S3 durchgeschaliet. The!

für Datendngnbc vorgesehen Ist. Am zweiten Eingang 35 veranlaßt die Wegcsieuerung IVST über die dritterIs intended for Datendngnbc. At the second input 35, the IVST initiates the route via the third

jedes UND-Gliedes liegt eine der Steuerleitungen STl, Steuerldlungcn ST3. In der zweiten logischen Schalleach AND element has one of the control lines ST1, Steuerldlungcn ST3. In the second logical sound

die am anderen Ende an eine Wegestcuerung WST the one at the other end to a Wegestcuerung WST einrichtung S2 wird schließlich von der Wegesicuerunjfacility S2 is ultimately managed by Wegesicuerunj

angeschlossen sind. An den Ausgang der ersten WST über die zweiten Steuerleitungen ST2 dlejcnigiare connected. To the output of the first WST via the second control lines ST2 dlejcnigi

logischen Schalteinrichtung SI Ist schließlich die Busleitung DAZ, DAEbzw. DAWselektiert, über dlilogical switching device SI If the bus line DAZ, DAE or DAW is finally selected, via dli

Busleitung DE für die Dateneingabe In das Arbclts- to der Datentransfer erfolgen soll,Bus line DE for data input into which data transfer is to take place,

speichersystem /tSPgeführt. Hinzuzufügen ist noch, daß Über die Punktbusleltung P ist mil Hilfe destorage system / tSP-controlled. It should also be added that via the point bus line P is with the help of de

die logische Schalteinrichtung Sl, ebenso wie die noch Wegesicueritng WST daher ein beliebiger Daicnausthe logical switching device S1, as well as the still Wegesicueritng WST therefore any Daicnaus

zu beschreibenden weiteren logischen Schalteinrichtun· tausch zwischen den angeschlossenen Prozessoren iFurther logical switching device exchange to be described between the connected processors i

gen S2 und S3. In diesem Beispiel vereinfacht beiden Richtungen möglich, obwohl die Daten über allgen S2 and S3. This example simplifies both directions, although the data is across all

dargestellt ist und sich in Wirklichkeil natürlich 65 Busleitungen tatsächlich nur in einer Richtung fließeiand of course 65 bus lines actually only flow in one direction

entsprechend der gewählten Datenbreite der Buslcitun- Ein derartiger Aufbau des Speicherkoordlnalors KOOi according to the selected data width of the bus interface. Such a structure of the memory coordinate KOOi

gen mit entsprechenden Bausteinen vervielfacht. gestattet an der Schnittstelle zu dem Arbeitsspeichers!gen multiplied with the appropriate building blocks. permitted at the interface to the main memory!

Analog zu der ersten logischen Schalteinrichtung S1 stern eine Überlappung zweier Spcichcrzyklcn bczüjAnalogous to the first logic switching device S1 star an overlap of two memory cycles

lieh der Ein- und Ausgabedaten. Wie bereits einleitend erläutert, kann man jedoch auf eine derartige überlappende Betriebsweise verzichten.borrowed the input and output data. As in the introduction explained, one can, however, dispense with such an overlapping mode of operation.

In diesem Fall ist eine in F i g. 3 dargestellte, etwas abgewandelte Ausführung des Speicherkoordinators s KOOR mit Vorteil zu verwenden. Der Speicherkoordinator KOOR besitzt nur noch eine einzige vierte logische Schalteinrichtung 54, die analog der ersten logischen Schalteinrichtung aufgebaut, in analoger Form an die Wegesteuerung WSTangeschlossen ist und der eingangsseitig wiederum eine Reihe von Busleitungen zugeführt sind. Dabei handelt es sich einmal um die an die Prozessoren angeschlossenen und für die Dateneingabe verwendeten Buslcitungen DEZ, DEE, DEW. An ein weiteres UND-Glied ist dann noch die dem Arbeitsspeichersystem ASP zugeordnete Busleitung DA für Datenausgabe angeschlossen.In this case, one in FIG. 3 to be used with advantage, the somewhat modified version of the memory coordinator s KOOR. The memory coordinator KOOR only has a single fourth logic switching device 54, which is constructed analogously to the first logic switching device, is connected in analog form to the route control WST and to which a number of bus lines are in turn fed on the input side. These are the DEZ, DEE, DEW bus lines connected to the processors and used for data input. The bus line DA assigned to the main memory system ASP for data output is then connected to a further AND element.

Zwischen dem Ausgang der vierten logischen Schalteinrichtung 54 und einer Reihe von weiteren abgehenden Busleitungcn ist die Punktbuslcitung P angeordnet. Diese Buslcitungen sind die den einzelnen Prozessoren zugeordneten Buslcitungen DAZ, DAE bzw. DA W für Datenausgabe und die dem Arbeitsspcichcrsystcm ASP zugeordnete Busleitung DE für Dateneingabe. »5 The point bus line P is arranged between the output of the fourth logic switching device 54 and a number of further outgoing bus lines. These bus lines are the bus lines DAZ, DAE or DA W assigned to the individual processors for data output and the bus line DE assigned to the work PC system ASP for data input. »5

In dieser Anordnung sind also jeweils diejenigen Buslcitungen zu einer Gruppe zusammengefaßt, die, bezogen auf den Speichcrkoordinalor KOOR, einen Datenfluß in den Speicherkoordinator KOOR oder aus ihm heraus gestatten.In this arrangement, those bus lines are combined into a group which, with reference to the memory coordinator KOOR, allow data to flow into or out of the memory coordinator KOOR.

Über die Wegcstcucrung WST gestattet dieser Speicherkoordinator KOOR die Auswahl einer bestimmten Anforderung für einen Datentransfer in bezug auf die Daten abgebende Einheit, gleichgültig, ob es sich dabei um einen Prozessor oder das Arbcitsspcichcrsystern handelt. Die Aiisgangsleitungcn aus dem Speicherkoordinator KOOR. d.h. die Buslcilungen DAZ. DAIi DA Wund DU. werden nicht selektiert. Statt dessen ist vorgesehen, die Daten gleichzeitig an alle empfangenden Einheiten /u senden und den richtigen Empfänger mil Hilfe von Übcrgabcsignalcn zu veranlassen, die übertragenen Daten zu übernehmen. In der Schaltungsanordnung nach Fig.3 ist da/u die Übergabcsignulleilung SLA angedeutet, die die Wegcstcucrung WAT mil der Punktbuslcitung /'verbindet.Via the path WST , this memory coordinator KOOR allows the selection of a specific request for a data transfer with respect to the data-emitting unit, regardless of whether it is a processor or the work computer system. The output lines from the memory coordinator KOOR. ie the bus connections DAZ. DAIi DA wound YOU. are not selected. Instead, it is provided that the data are sent to all receiving units / u at the same time and that the correct receiver is prompted to accept the transmitted data with the aid of transfer signals. In the circuit arrangement according to FIG. 3, the transfer signal SLA is indicated, which connects the path WAT with the point bus line / '.

Mit Hilfe solcher anhand Fig. 2 und .) erläuterter Speicherkoordinulorcn KOOR IliUl sich bei einem minimalen sehallungstcchnischon Aufwand und ohne /citvcrlusi durch Zwischenspeicherung vonTrnnsferda-(en im Arbcüsspcichersystcm /VA'Pein direkter üutcn- so austausch zwischen einzelnen Prozessoren der duicn verarbeitenden Anlage abwickeln. GIn solcher Du ten· austausch ist /.. B. notwendig, wenn der Zcnmilprozcs· sor ZP dem Ein-ZAusgobeprozcssor EAP für die Bearbeitung eines EinVAusgubcbcfchls die nötigen SS Dcurbcitungspnrnmclcr übertrügt. Geht mim davon aus. dull an den Spnichcrkoordinutor KOOR im ungemeinen Fall neben dem EinVAusgabeprozessor EAP auch Ein/Ausgabekunal-Steucrungen angeschlossen sind, dünn ist /.wischen dem Ein'/Ausgubeprozessor EAPunu ta einer derartigen Kunalslcucrung ebenfalls ein Datentrunsfcr notwendig. Dabei wird der Rundsteuerung die für die selbständige Ausführung des Datentransfer zwischen einer angeschlossenen pcrlphcrcn Einheit und dem Arbcitsspcichcrsystcm ASP nötige Information. 6s z. B. die erste Daicnadrcssc, die Anzahl der zu übertrugenden Daten, der Opcriillonscodc usw. mitgeteilt. Weitere solche Datentransfers zwischen autono men Prozessoren der datenverarbeitenden Anlage betreffen z. B.: Wartungsaufgaben, bei denen vom Wartungsprozessor WP aus beliebige Register der einzelnen Prozessoren gelesen oder geladen werden; oder auch ein Registeraustausch zwischen zwei Prozessoren, wenn der eine Prüfroutinen für den anderen bearbeitet; oder die Bearbeitung von Unterbrechungsanforderungen durch den Zentralprozessor, bei der er die Zustandsinformation von dem die Unterbrechungsanforderung auslösenden Prozessor abholt. With the help of such storage coordinates KOOR III explained with reference to Fig. 2 and . Gln such you th .. B. · exchange / necessary if the Zcnmilprozcs · sor ZP übertrügt the one-ZAusgobeprozcssor EAP for processing a EinVAusgubcbcfchls the necessary SS Dcurbcitungspnrnmclcr. Go mim assume. dull the Spnichcrkoordinutor KOOR in the uncommon case next the input / output processor EAP is also connected to input / output terminal controls, a data transfer is also necessary between the input / output processor EAPunu ta such a terminal controller Work Computer System A SP necessary information. 6s z. B. the first Daicnadrcssc, the number of data to be transmitted, the Opcriillonscodc, etc. communicated. Other such data transfers between autonomous men processors of the data processing system concern z. B .: Maintenance tasks in which the maintenance processor WP reads or loads any registers of the individual processors; Or an exchange of registers between two processors if one processes test routines for the other; or the processing of interrupt requests by the central processor, during which it fetches the status information from the processor that triggered the interrupt request.

Ein spezieller derartiger Datentransfer soll im folgenden anhand Fig.4 noch näher erläutert werden. Dort ist das an sich bekannte Blockschaltbild für den prinzipiellen Aufbau eines Prozessors dargestellt. Zwei parallel angeordnete Registerblöcke REG 1 bzw. REG 2 liegen eingangsseitig gemeinsam an einer logischen Schalteinrichtung, einem sogenannten Multiplexer DAM und ausgangsseitig an einer Verknüpfungseinheit VN. Dort werden — ganz allgemein ausgedrückt — in den Registerblöcken REG 1 bzw. REG 2 zwischengespeicherte Informationen miteinander verknüpft, das Ergebnis wird über eine weitere logische Schalteinrichtung, den sogenannten Demultiplexer DED, an eine von zwei Buslcitungen DE bzw. IR ausgegeben. Über die interne Busleitung IR ist das in der Verknüpfungscinheit VN errechnete Ergebnis in einen der beiden Registerblöcke REG 1 bzw. REG 2 zurückzuführen. Die andere Busleitung stellt die Busleitung DE für Dateneingabe des Prozessors dar. Ihr entspricht die zweite, an den Multiplexer DAM angeschaltete Busleitung DA für Datenausgabe.A special data transfer of this type will be explained in more detail below with reference to FIG. The block diagram known per se for the basic structure of a processor is shown there. Two register blocks REG 1 and REG 2, which are arranged in parallel, are connected on the input side to a logic switching device, a so-called multiplexer DAM, and on the output side to a logic unit VN. There - in very general terms - information stored temporarily in the register blocks REG 1 and REG 2 is linked to one another, the result is output via a further logic switching device, the so-called demultiplexer DED, to one of two bus lines DE or IR. The result calculated in the linking unit VN can be fed back to one of the two register blocks REG 1 or REG 2 via the internal bus line IR. The other bus line represents the bus line DE for data input of the processor. It corresponds to the second bus line DA connected to the multiplexer DAM for data output.

In einer Datenverarbeitungsanlage mit einer internen Busleitung Pirn Speichcrkoorclinator KOOR kann auch ein Prozessor mit sich selbst Daten austauschen. Dieser Datenaustausch entspricht aber der eben erläuterten Rückführung eines in der Verknüpfungscinheit VA errechneten Zwischenergebnisses in einen der beiden Registerblöcke REG 1 bzw. REG 2. Das bedeutet, dall in diesem Fall die beschriebenen Einrichtungen für die Rückführung der Daten bereits durch den Speicherkoordinator KOOR mit seiner Punktbuslcilung / realisiert sind und in den Prozessoren entfallen können So verringert sich der schullungstcchnischc Aufwand iir einzelnen Prozessor um den sogenannten Multiplcxci DAM, den Demultiplexer DED und die interne Busleitung IR für die Rückführung. Hei Prozessoren, dii eine grolle Dulcnhrcitc besitzen, bedeutet dies über ciiu beträchtliche Einsparung.In a data processing system with an internal bus line Pirn memory coordinator KOOR , a processor can also exchange data with itself. However, this data exchange corresponds to the just explained return of an intermediate result calculated in the linking unit VA to one of the two register blocks REG 1 or REG 2. This means that in this case the described devices for the return of the data are already carried out by the memory coordinator KOOR with its point buslciling / are implemented and can be omitted in the processors. The technical training effort for the individual processor is reduced by the so-called Multiplicxci DAM, the demultiplexer DED and the internal bus line IR for the return. In the case of processors, which have a large capacity, this means considerable savings over ciiu.

Es wurde bereits angedeutet, dall moderne Dalcnvcr urbeitung&unlugdt mit einer ständig wachsenden Au zahl von autonom arbeitenden Prozessoren ausgestalte sind. Dabei wurde auch nuf sclbsttindig Datentransfer durchführende Ein-Musgabokunal-Steuerungen hinge wiesen. In Datenverarbeitungsanlagen, die mil cine großen Anzahl von pcriphcrcn Einheilen ausgestalte sind, sind in die Zentraleinheit integrierte peripher« Steuerungen von immer größerer Bedeutung, dem immer wichtiger wird auch ein direkter Datcnuustauscl zwischen pcriphcrcn Einheiten, der das Arbelts speichersystem wegen der großen übertragenen Daten mengen nicht belasten soll. Auch ein derartiger direkte Datenaustausch zwischen pcrlphcren Geraten ist ui sich mit einem der crlUuicrtcn Spcichcrkoordinatorci durchzuführen, wobei selbst der Eln-ZAusgubcprozcsso EAP nichl stttndlg belastet werden muß, wenn dl hierfür notwendigen pcrlphcrnn Steuerungen zu der Spelchcrkoordlntitor Zugriff heben und den Daten transfer /wischen den getrennten KunUlcn ungcschlos It has already been indicated that modern dcn processing & unlugdt are designed with a constantly growing number of autonomously working processors. One-Musgabokunal controls that carry out data transfer were also pointed out here. In data processing systems which are designed with a large number of peripheral units in the central unit, peripheral controls integrated into the central unit are becoming more and more important, and direct data exchange between peripheral units, which the work storage system does not have because of the large amounts of data transferred, is also becoming more and more important should burden. Such a direct exchange of data between computer devices can also be carried out with one of the controlled memory coordinators, whereby even the output process EAP does not have to be constantly burdened if the necessary computerized access / monitoring of the separate controls to the computer monitor / monitor KunUlcn unclosed

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senen peripheren Geräten selbständig abwickeln.independently handle all peripheral devices.

Umgekehrt ist es aber im Rahmen der Erfindung auch denkbar, den Ein-/Ausgabeprozessor EAP analog zu der Ausführung des Speicherkoordinators ebenfalls als Sternpunkt für solche Datentransfers auszubilden und die Möglichkeit vorzusehen, die peripheren Datenwege ebenfalls über eine interne Busleitung im Ein-/Ausgabeprozessor EAP »kurzzuschließen«. Der DatentransportConversely, however, it is also conceivable within the scope of the invention to design the input / output processor EAP analogously to the design of the memory coordinator as a star point for such data transfers and to provide the possibility of also providing the peripheral data paths via an internal bus line in the input / output processor EAP » to short-circuit «. The data transport

peripherer Geräte'würde dann nicht mehr über den trotzdem noch vorhandenen Speicherkoordinator KOOR, sondern direkt nur über den Ein-/Ausgabeprozessor EAP ablaufen. Neben der Entlastung des Speicherkoordinators hätte das die Vorteile für den direkten Datenaustausch peripherer Geräte, die im Zusammenhang mit dem Datenaustausch von Prozessoren untereinander bereits erläutert wurden.peripheral devices would then no longer run via the memory coordinator KOOR, which is still present, but only directly via the input / output processor EAP . In addition to relieving the memory coordinator, this would have the advantages of direct data exchange between peripheral devices, which have already been explained in connection with the data exchange between processors.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

Patent claims:

U Modular data processing system with a number of autonomously working processors, in particular for processing commands, for performing input and output operations or for maintenance and operating tasks, each of which is separate via connected to the individual processors, each for a trans-performance Provided bus lines for data traffic with the memory, controlled by a route control, can access a common memory, characterized in that these bus lines (e.g. DEZ and DAZ) are arranged in two groups according to memory input or output traffic, star-point in a memory coordinator ( KOOR) are brought together or fanned out via logical switching devices (Si, S 2) and individually on one of each of the bus lines (DE or DA) connected to the memory for the data input b; partly the data output, controlled by the to the logical Switching devices connected route control (WST) durchschaltb ar, and that in the memory coordinator a further internal bus line, the so-called point bus line (P), is connected to the bus line for data input (DE) and, together with the bus line for data output (DA) connected in parallel, another, also with the Route control connected switching device (S3) for selective switching through one of the two connected bus lines is supplied. which in turn is connected to the logic switching device (S2) located in the transfer direction of the memory output traffic. (Fig. 2)

2. Modular data processing system with a number of autonomously operating processors, in particular for processing commands, for performing input and output operations or for maintenance and operating tasks, each of which is provided separately via a transfer direction connected to the individual processors Buslentungen for the data traffic with the memory controlled by a route control can access a common memory, characterized in that these bus lines ( e.g. DEZ and DAZ), arranged in two groups according to memory input and memory output traffic, merged or star point-like in a memory coordinator (KOOR) . are fanned out that the bus lines (DEZ, DEE, DEW) provided for data input are connected to a logic switching device (SI) connected to the route control (WST) and controlled by it and thus optionally individually to a bus line connected to the memory (DE ) for d ie data input can be switched through, and that in the memory coordinator a further internal bus line, the so-called point bus line (P), is connected to the bus line for data input (DE) in the memory and, together with the bus line for data output (DA) connected in parallel, another , also switched by the route control line & 5 logic sound device for the optional switching through of one of the two connected bus lines to which the bus lines connected to the processors (DAZ ₁ DAE DA VW for data output are connected on the output side.

3 modular data processing system according to claim 2, in which the memory coordinator should not be statically occupied with a larger number of autonomously operating processors and an optimal data rate and in which therefore no overlapping mode of operation occurs on the bus lines for data input or output characterized in that the two logic switching devices are integrated together with the point bus line (P) in a single, logic switching device (S4) , the inputs of which connect to the bus lines assigned to the processors for data input (DEZ, DEE, DEW) and to the memory (ASP ) assigned bus line for data output (DA) are connected and the output is connected in parallel to all the processors assigned bus lines for data output (DAZ, DAE, DAW) and to the bus line assigned to the memory for data input (Dfjan. (Fig. 3)