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DE2316634A1 - CIRCUIT ARRANGEMENT FOR TESTING DIGITAL WORKING MODULES WITH THE HELP OF A BINARY BIT SAMPLE SOURCE - Google Patents

CIRCUIT ARRANGEMENT FOR TESTING DIGITAL WORKING MODULES WITH THE HELP OF A BINARY BIT SAMPLE SOURCE

Info

Publication number
DE2316634A1
DE2316634A1 DE19732316634 DE2316634A DE2316634A1 DE 2316634 A1 DE2316634 A1 DE 2316634A1 DE 19732316634 DE19732316634 DE 19732316634 DE 2316634 A DE2316634 A DE 2316634A DE 2316634 A1 DE2316634 A1 DE 2316634A1
Authority
DE
Germany
Prior art keywords
counter
counters
circuit arrangement
binary bit
binary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19732316634
Other languages
German (de)
Inventor
Maximilian Guerth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Priority to DE19732316634 priority Critical patent/DE2316634A1/en
Publication of DE2316634A1 publication Critical patent/DE2316634A1/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/31813Test pattern generators

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

Schaltungsanordnung zum Prüfen von digital arbeitenden Baugruppen mit Hilfe einer Rinärbitmusterquelle.Circuit arrangement for testing digitally operating assemblies with the help of a binary bit pattern source.

Die Erfindung betrifft eine Schaltungsanordnung zum Prüfen von digital arbeitenden Baugruppen mit Hilfe einer Binärbitmusterquelle, die in einer Vielzahl von Schritten an die Eingänge dieser Baugruppen mit einer hohen Frequenz - von beispielsweise 1,5 MHz - das Binärbitmuster wechselt, deren Auswirkung ein Auswerter an den Ausgängen beobachtet und ein Vergleicher mit den Scllwerten vergleicht.The invention relates to a circuit arrangement for testing digital working assemblies with the help of a binary bit pattern source, which is available in a variety of steps to the inputs of these assemblies with a high frequency - of for example 1.5 MHz - the binary bit pattern changes, the effect of which is an evaluator at the outputs observed and a comparator compares with the Scllwerte.

Schaltungsanordnungen dieser Ärt sind schon allgemein bekannt.Circuit arrangements of this type are already well known.

So sieht beispielsweise das Prüfgerät nach der deutschen Cffenlegungsschrift 2 121 330 votr, daß die zu prüfende Baugruppe, auf der eine Vielzahl von iogischen Schaltungen angeordnet ist, mit allen denkbaren 2n Kodekombinationen geprüft wird, die von einer Binärbitmusterquelle erzeugt werden. n ist dabei die Zahl der Singänge der Baugruppe. Für eine solche Prüfung ist eine Prüfzeit von t = ##1 kunden erforderlich, für eine Baugruppe mit n = 40 f 1 sek Eingängen und einer Prüffreauenz von f = 1?5 WEIz also ca 172 Stunden.For example, the test device looks like the German Cffenlegungsschrift 2 121 330 votr that the assembly to be tested on which a multitude of logical Circuits are arranged and checked with all conceivable 2n code combinations, generated by a binary bit pattern source. n is the number of singing lengths the assembly. A test time of t = ## 1 customer is required for such a test, for a module with n = 40 f 1 sec inputs and a test frequency of f = 1? 5 WEIz about 172 hours.

Zur Verringerung der Prüfzeit ist es möglich, nur solche Prüfmuster (Binärbitkombinationen) zu verwenden, die im pra'-tischen Einsatz der jeweiligen Baugruppe auch üblich sind.To reduce the test time, it is possible to use only such test samples (Binary bit combinations) to be used in the practical use of the respective Assembly are also common.

Das hätte aber den Nachteil, daß vr$hiedene Fehler, die sich nur in anderer Kombination des Prüfmusters auswirken, nicht entdeckt werden. Trotz Prüfung könnte deshalb für diese Baugruppe keine absolute Fehlerfreiheit bescheinigt werden. Außerdem müßte die Binärbitkombination für jeden Typ von Baugruppen in langwierigen Untersuchungen erst individuell erstellt werden, wobei zunächst erst zu ermitteln wäre, welche Kombinationen im praktischen Einsatz überhaupt vorkommen.However, this would have the disadvantage that various errors that only occur in any other combination of the test pattern will not be detected. Despite the exam therefore it is not possible to certify that this module is absolutely free of errors. In addition, the binary bit combination would have to be used for each type of assembly in lengthy examinations are only created individually, whereby initially only it would have to be determined which combinations actually occur in practical use.

Die Erfindung hat sich zur Aufgabe gestellt, ein Prüfgerät aufzuzeigen, das die Baugruppen mit möglichst allen Binärbitmusterkombinationen prüft, aber Pseudokombinationen elementarer Funktionsteile ausspart, wodurch Prüfredundanzverringert und eine geringere Zeit zum Prüfen benötigt wird.The invention has set itself the task of showing a test device, that checks the assemblies with as many binary bit pattern combinations as possible, but pseudo combinations elementary functional parts are omitted, which reduces the redundancy and reduces the redundancy Time is needed to check.

Gelöst wird diese Aufgabe mit der Erfindung dadurch, daß einem Pulsgenerator für die Binärbitmustererzeugung mindestens zwei Zähler zugeordnet sind, und daß die Ausgänge der Zählstufen des ersten Zählers zu einem ersten Einsteller geführt sind, der bei Erreichen einer bestimmten zuvor eingestellten Zählstufe des ersten Zählers die Fortschaltung des zweiten usw. Zählers freigibt.This object is achieved with the invention in that a pulse generator at least two counters are assigned for generating the binary bit pattern, and that the outputs of the counting stages of the first counter are fed to a first adjuster are that when a certain previously set count level of the first Counter enables the incremental switching of the second etc. counter.

Dadurch, daß zum Erzeugen des Prüfmusters zumindeit-zwei Zähler eingesetzt werden, die auch teilweise parallel arbeiten können, benötigt man zum Prüfen eine viel geringere Zeitdauer. Je höher die Anzahl der Eingänge ist, umso stärker wächst der Prüfzeit-Bedarf, ein Abspalten weniger Eingänge zum Prüfen mit einem zweien Zähler wirkt sich folglich auch schon ganz wesentlich aus. So werden z.B. zum Prüfen eines einfachen NAND-Gatters mit n Eingängen n+1 Prüfschritte und nicht 2n Prüfbits benötigt. Ein solches Prüfen ist beipraktisch allen Baugruppen möglich, weil jede Baugruppe nicht nur Teile enthält, die zu einer einzigen logischen Schaltung zusammengefaßt sind, sondern auch solche, die davon mehr oder weniger unabhängig sind. Außerdem sind meistens einzelne Eingänge zu logischen Schaltungen vorhanden, die ohne die Prüfung zu beeinträchtigen, gesondert beschaltet werden können.Because at least two counters are used to generate the test pattern that can also partially work in parallel, you need a much less time. The higher the number of inputs, the more it grows the test time requirement, splitting off a few inputs for testing with two As a result, the counter has a very significant effect. For example, for testing a simple NAND gate with n inputs, n + 1 test steps and not 2n test bits needed. Such testing is possible for practically all assemblies because each Assembly does not only contain parts that are combined into a single logical circuit are, but also those that are more or less independent of it. aside from that there are mostly individual inputs to logic circuits that can be used without the To impair the test, wired separately can be.

Der erste Einsteller sorgt dafür, daß die weiteren Zähler erst eingeschaltet werden, wenn die von ihnen angelegten logischen Potentiale das Prüfen der übrigen Teile der Baugruppe nicht stören können oder wenn sie für deren Prüfen sinnvoll sind.The first adjuster ensures that the other counters are only switched on when the logical potentials they have created are testing the rest Parts of the assembly cannot interfere or if they make sense for their testing are.

Dieser Einsteller ist mit einem für jede Baugruppe besonders auswählbaren Schritt des ersten Zählers verbunden, so daß das Binärbitmuster des ersten Zählers für alle Baugruppen unverändert beibehalten wird und nur höchstens das Prüfmuster der weiteren Zähler, die in der Regel weniger Stufen enthalten, an die jeweilige Baugruppe angepaßt werden muß.This adjuster can be specially selected with one for each assembly Step of the first counter connected so that the binary bit pattern of the first counter is retained unchanged for all assemblies and only at most the test sample the other counters, which usually contain fewer steps, to the respective Assembly must be adapted.

Gemäß einer weiteren Ausbildung ir Erfindung sind die weiteren Zähler so gewählt, daß sie als Linearzähler gut mit dem ersten Zähler, dem Binärzähler, zusammenarbeiten können. Dafür haben sie mehr Möglichkeiten durch die Ausstattung mit zwei statischen Ausgängen je Stufe mit zwei zueinander komplementären Spannungspegeln.According to a further embodiment of the invention, the further counters are chosen so that it works well as a linear counter with the first counter, the binary counter, can work together. But you have more options thanks to the equipment with two static outputs per stage with two complementary voltage levels.

Eine weitere Ausgestaltung der Erfindung sieht vor, daß die weiteren Zähler, die Linearzähler, eigene Einsteller besitzen, die die Anzahl der von diesen Zählern auszuführenden Schritte begrenzen. Auf diese Weise kann ein derartiger Zähler auch zur Beendigung des Prüfvcrganges verwendet werden, wenn der letzte, der einstellbare Schritt die Stillsetzung der Binärbitmustererzeugung am Ende der Prüfung veranlaßt.Another embodiment of the invention provides that the other Counters, which have linear counters, have their own adjusters that measure the number of these Limit the steps to be performed by counters. In this way, such a counter can also be used to terminate the test process if the last, the adjustable one Step causes the binary bit pattern generation to be stopped at the end of the test.

Dadurch ist sichergestellt, daß die Prüfung zum ehestmöglichen Zeitpunkt beendet wird und nicht alle Schritte des ersten und aller weiterer Zähler durchlaufen werden müssen, so daß auch auf diese Weise eine Zeitersparnis erreicht wird.This ensures that the examination is carried out at the earliest possible point in time is ended and not all steps of the first and all subsequent counters are run through must be, so that a time saving is achieved in this way too.

Ein Beispiel der Erfindung ist in der Zeichnung dargestellt.An example of the invention is shown in the drawing.

Alle nicht zur Erfindung gehörenden Einzelheiten, die schon allgemein bekannt sind, sind hier nicht gezeigt. Ebenfalls ist auch nicht erläutert, wie ein Binärbitmuster zur Ansteuerung der Eingänge der Baugruppe in allen möglichen Kombinationen aufgebaut ist.All details not belonging to the invention that are already general known are not shown here. Likewise is also not explains how a binary bit pattern to control the inputs of the module in all possible combinations.

Ein Generator G erzeugt fortlaufend die Taktfrequenz von-beispielsweise 1,5 MHz. Dieser Taktgenerator kann im Prügerät eingebaut sein, er kann aber auch außerhalb des Gerätes liegen, so daß das Gerät nur eine entsprechende Eingangsbuchse besitzt.A generator G continuously generates the clock frequency of - for example 1.5 MHz. This clock generator can be built into the test device, but it can also lie outside the device, so that the device only has a corresponding input socket owns.

Die so erzeugten Takte erreichen zuerst eine Taktsteuerung T.The clocks generated in this way first reach a clock control T.

Diese Taktstëuerung ermöglicht von Beginn der Meßung an den Zutritt der Takte zu den nachfolgenden Zählern und beendet diese Taktzuführung, wenn ein Fehler festgestellt worden ist oder nach Beendigung der Prüfung.This clock control enables access from the start of the measurement of the clocks to the subsequent counters and terminates this clock feed if a Error has been detected or after the test has ended.

Zur Erzeugung des Prüfmusters gelangen diese Takte zu einem ersten Zähler B, der für dieses Beispiel ein 32-stufiger Binärzähler sein soll. Er besteht in jeder Stufe aus einem Flip-Flop, von dem ein statischer Ausgang herausgeführt ist.To generate the test pattern, these clocks go to a first Counter B, which is supposed to be a 32-step binary counter for this example. He exists in each stage from a flip-flop, from which a static output is led out is.

Der an diesen Ausgängen auftretende Spannungspegel ist in bekannter Weise zur Erzeugung des Binärbitmusters in jedem Schritt mit einem oder mit mehrern Eingängen der zu prüfenden Baugruppe verbunden. Mit dem genannten Binärzähler alleine können also Baugruppen mit bis zu 32 Eingängen geprüft werden, falls kein weiterer Zähler angeschaltet wird.The voltage level occurring at these outputs is known Way to generate the binary bit pattern in each step with one or more Inputs of the assembly to be tested connected. With the mentioned binary counter alone modules with up to 32 inputs can therefore be tested, if no further ones Counter is switched on.

Besitzt die Baugruppe mehr als 32 Eingänge oder soll die Prüfzeit verkürzt werden, so ist noch ein Linearzähler B vorzusehen.Does the module have more than 32 inputs or should the test time are shortened, a linear counter B must also be provided.

Das kann beispielsweise ein Schieberegister sein, das, genauso, wie der Binärzähler B, aus einem Flip-Flop je Zählstufe besteht.This can be, for example, a shift register that, as well as the binary counter B consists of a flip-flop per counting stage.

Aus diesem Zähler sind jedoch zweckmäßigerweise beide statischen Ausgänge 1 und 0 herausgeführt, so daß für den Prüfvorgang je Zählstufe komplementäre Spannungspegel Q und Q zur Verfügung stehen.However, both static outputs are expediently from this counter 1 and 0 led out, so that each Complementary counting level Voltage levels Q and Q are available.

Angeschaltet wird dieser Linearzähler L an den Binärzähler B mit Hilfe eines Einstellers El. Dieser Einsteller hat eine Vielzahl von Eingängen, die mit einer Anzahl von Ausgängen des Binärzählers B verbunden sind. Das Beispiel der Erfindung sieht einen zehnstelligen Linearzähler L vor, der wahlweise je nach Einstellung des Drehschalters im Einsteller El an einen der Ausgänge 20 bis 31 des Binärzählers B gelegt werden kann. Entsprechend der so eingestellten Binärstelle wird der Linearzähler L jeweils um einen Schritt weitergeschaltet, sobald der Binärzähler B bei seinen Durchläufen diese Zählstufe erreicht.This linear counter L is connected to the binary counter B with the aid of an adjuster El. This adjuster has a variety of inputs that go with a number of outputs of the binary counter B are connected. The example of the invention provides a ten-digit linear counter L, which can be used depending on the setting of the rotary switch in the adjuster El to one of the outputs 20 to 31 of the binary counter B can be placed. The linear counter is based on the binary digit set in this way L is incremented as soon as the binary counter B is at its Runs through this counting level.

Bei einer anderen Beschaltung des Eins tellers El sind auch andere Anschaltemöglichkeiten des Linearzählers L gegeben. So könnte beispielsweise der Binärzähler B bei einem einzigen Durchlauf den linearzähler L takt synchron zusammen mit dem Binärzähler B oder beim Erreichen mehrerer voreinstellbarer Schritte des Binärzählers B weiterschalten.With a different wiring of the one-plate El are also different The linear counter L can be connected. For example, the Binary counter B synchronizes the linear counter L in a single cycle with the binary counter B or when reaching several presettable steps of the Binary counter B advance.

Falls es die zu prüfenden Baugruppen gestatten, können auch weitere Linearzähler L eingesetzt werden, die von dem gleichen Einsteller El oder von anderen gleichen oder ähnlichen Einstellern fortgeschaltet werden. In jedem dieser Fälle kann von der Erfindung mit großem Nutzen Gebrauch gemacht werden.If the assemblies to be tested allow, others can also be used Linear counters L are used, which are from the same adjuster El or from another the same or similar adjusters. In each of these cases The invention can be used to great advantage.

In diesem Beispiel ist jede der spannungsführenden statischen Ausgänge 1 des Linearzählers L zu einem zweiten Einsteller E2 geführt. Mit Hilfe eines dort eingebauten Drehschalters kann dieser Einsteller den Spannungspegel Q eines ausgewählten Zählschrittes zur Taktsteuerung T leiten und dort durch Auf-.In this example, each of the live static outputs is 1 of the linear counter L led to a second adjuster E2. With the help of one there built-in rotary switch, this adjuster can adjust the voltage level Q of a selected Counting step to the clock control T and there by up.

trennen der Leitung vom Generator G unterbinden, daß die Zähler B und L fortgeschaltet werden. Diese Stillsetzung ist am Ende einer Prüfung zweckmäßig.disconnect the line from generator G prevent the counter B and L are advanced. This shutdown is at the end one Testing appropriate.

Falls auch bestimmte Ausgänge des Binärzählers.B mit Eingängen des Einstellers E2 verbunden sind, kann die Prüfung.auch bei einer dieser Zählstufen beendet oder unterbrochen werden.If certain outputs of the binary counter B are also connected to inputs of the Setter E2 are connected, the test can also be performed at one of these counting levels terminated or interrupted.

Die Takt steuerung T wird darüber hinaus von einem hier nicht dargestellten Auswerter angesteuert, der anspricht, falls ein Fehler in der zu prüfenden Baugruppe festgestellt worden ist.The clock control T is also not shown here by a Evaluator activated, which responds in the event of an error in the assembly to be tested has been established.

In diesem Fall wird in bekannter Weise ebenfalls der Prüfvorgang unterbrochen und das Vorliegen des Fehlers angezeigt.In this case, the test process is also interrupted in a known manner and the presence of the error is displayed.

Es sei nun angenommen, eine Baugruppe mit~5 Datensammelweichen mit je 5 Eingängen und 5 Freigaben sowie 5 einzelne NAND-Schaltungen mit je 3 Eingängen sei zu prüfen. Diese Baugruppe besitzt also 5 x 5 + 5 + 2 x 5 = 40 Eingänge.It is now assumed that an assembly with ~ 5 data collection switches with 5 inputs and 5 enables as well as 5 individual NAND circuits with 3 inputs each is to be checked. This module therefore has 5 x 5 + 5 + 2 x 5 = 40 inputs.

Die 25 Xicheneingänge werden an den Binärzähler B an Stufe 0 bis 24, die zugehörigen 5 Freigaben an den Linearzähler geschaltet.The 25 Xichen inputs are connected to the binary counter B at levels 0 to 24, the associated 5 releases are switched to the linear counter.

Die Einzelgatter werden auf den Binärzähler B und Linearzähler L so verteilt, daß je ein Eingang, also 5 Eingänge, vom Linearzähler L, die restlichen 5 vom Binärzähler B mit den Stufen 25 bis 29, mit dem Spannungspegel Q angesteuert werden. Da vom Linearzähler L beide Potentiale Q und 5 einer Zahlstelle belegbar sind, können die 5 bereits durch die Freigaben belegten Stellen des Linearzählers L noch für die Prüfung der Einzelgatter verwendet werden.The single gates are on the binary counter B and linear counter L so distributed that each input, i.e. 5 inputs, from the linear counter L, the rest 5 controlled by the binary counter B with stages 25 to 29, with the voltage level Q. will. Since the linear counter L can occupy both potentials Q and 5 of a payment point the 5 digits of the linear counter already occupied by the releases can be used L can still be used for testing the individual gates.

Man erhält somit eine Prüfanordnung, in der 5 x 5 + 5 = 30 Eingänge nur 30 Stellen des Binärzählers B und 2 x 5 = 10 Eingänge nur 5 Stellen des Linearzählers L belegen.A test arrangement is thus obtained in which 5 x 5 + 5 = 30 inputs only 30 digits of the binary counter B and 2 x 5 = 10 inputs only 5 digits of the linear counter L occupy.

In dieser Beschaltung der Zähler läuft der Binär zähler B fünfmal durch und jedes Mal, wenn er die Zählstufe 24 erreicht, wird der ilinearzähler L um eine Zählstufe weitergeschaltet.In this connection of the counters, the binary counter B runs five times through and each time it reaches counting stage 24, the linear counter becomes L. advanced by one counting level.

Nach der fünften Stelle des Linearzählers L ist die Prüfung beendet und über den Einsteller E2 wird die Taktsteuerung bei fehlerfreier Baugruppe abgetrennt.After the fifth digit of the linear counter L, the test is ended and the clock control is disconnected via the adjuster E2 if the module is free of errors.

Es kann aber auch der Linearzähler, wie schon beschrieben, gleichzeitig mit dem Binärzähler fortgeschaltet werden. In diesem Pall wird der Abgriff am Binärzähler 3 auf die 28.Stelle (227)gelegt, und die 5 erforderlichen Fortschaltetakte für den Linearzähler L werden gleichzeitig mit dem Weiterlauf des Binärzählers B von der 28. bis zur 30.Stelle bei binärer Zählung gegeben. Daraus ergibt sich eine Prüfdurchlaufzeit im zuletzt genannten Fall von etwa 15 Minuten.However, as already described, the linear counter can also be used at the same time can be incremented with the binary counter. The tap on the binary counter is in this Pall 3 placed on the 28th position (227), and the 5 necessary incremental cycles for the Linear counter L are simultaneously with the continuation of the binary counter B of the 28th to 30th digit given in binary counting. This results in a test cycle time in the latter case of about 15 minutes.

Bei jedem rüf schritt, bei dem das Binärmuster mit der Frequenz von 1,5 MHz wechselt, werden von dem nicht dargestellten Auswerter die logischen Potentialverhältnisse an den Ausgängen der zu prüfenden Bagruppe beobachtet. Ein gleichfalls nicht dargestellter Vergleicher vergleicht diese Potentiale mit den Potentialen an den Ausgängen eines mit gleichen Potentialen an den Eingängen geschalteten Muster-Baugruppe, die garantiert keine Fehler enthält. Dieser Sollwert kann aber auch anstelle der Muster-Baugruppe einem Bandspeicher oder einer anderen Speichereinrichtung entnommen werden, die die Sollwerte für den Vergleich enthält.At every call step where the binary pattern with the frequency of 1.5 MHz changes, the evaluator (not shown) determines the logical potential relationships observed at the exits of the group to be tested. Also not shown Comparator compares these potentials with the potentials at the outputs of a with the same potentials at the inputs switched sample assembly that guarantees contains no errors. However, this setpoint can also be used instead of the sample assembly removed from a tape store or other storage device which contains the setpoints for comparison.

Falls ein Ist-Wert mit einem Soll-Wert nicht übereinstimmt, wird, wie schon beschrieben, die Fortschal2-ung des Binärmusters angehalten und der Fehler in bekannter Weise gemeldet.If an actual value does not match a target value, as already described, the progression of the binary pattern stopped and the error reported in a known manner.

Claims (5)

Patent ansprüche Patent claims (1.1 Schaltungsanordnung zum Prüfen von digital arbeitenden Baugruppen mit Hilfe einer Binärbitmusterquelle, die in einer Vielzahl von Schritten an die Eingänge dieser Baugruppen mit einer hohen Frequenz - von beispielsweise 1,5 h.Ez- das-Binärbitmuster wechselt, deren Auswirkung ein Auswerter an den Ausgängen beobachtet und ein Vergleicher mit den Sollwerten vergleicht, d a d u r c h g e k e n n z e i c h n e t daß einem Pulsgenerator (G) für die Binärbitmustererzeugung mindestens zwei Zähler (B,) zugeordnet sind, und daß die Ausgänge der Zählstufen des ersten Zählers (B) zu einem ersten Einsteller (E1) geführt sind, der bei Erreichen einer bestimmten zuvor eingestellten Zählstufe des ersten Zählers (B) die Fortschaltung des zweiten usw.Zählers (L) freigibt.(1.1 Circuit arrangement for testing digitally operating assemblies with the help of a binary bit pattern source that is sent to the Inputs of these assemblies with a high frequency - for example 1.5 h.Ez- the binary bit pattern changes, the effect of which is observed by an evaluator at the outputs and a comparator compares with the setpoint values, that is to say i c h n e t that at least one pulse generator (G) for generating binary bit patterns two counters (B,) are assigned, and that the outputs of the counting stages of the first Counter (B) are led to a first adjuster (E1), which when a certain previously set counting level of the first counter (B) the incrementation of the second etc. counter (L). 2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i ch n e t , daß der erste Zähler (B) ein Binärzähler und die weiteren Zähler (L) Linearzähler (Schieberegister) sind. 2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i ch n e t that the first counter (B) is a binary counter and the other counters (L) are linear counters (shift registers). 3. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der erste Zähler (B) in jeder Zählstufe einem einzigen statischen Ausgang mit einem einzigen Spannungspegel, die weiteren Zähler (L) aber zwei statische Ausgänge (1,0) mit zueinander komplementären Spannungspegeln-(Q,Q) besitzen. 3. Circuit arrangement according to claim 1, d a d u r c h g e k e n n it is noted that the first counter (B) in each counting stage is a single static Output with a single voltage level, the other counters (L) but two static ones Outputs (1,0) with mutually complementary voltage levels (Q, Q) have. 4. Schaltungsanordnung nach Anspruch 1, d a d u r c h g # k e n n z e i c h n e t, daß jedem der weiteren Zähler (L) ein zweiter Einsteller (E2) zugeorndet ist, der die Anzahl derhon diesen Zählern auszuführenden Schritte angibt. 4. Circuit arrangement according to claim 1, d a d u r c h g # k e n n shows that a second adjuster (E2) is assigned to each of the further counters (L) indicating the number of steps to be performed by these counters. 5. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der letzte auszuführende Schritte eines der weiteren Zähler (L) zum Stillsetzen der Binärbitmustererzeugung am Ende der Prüfung dient.5. Circuit arrangement according to claim 1, d a d u r c h g e k e n n shows that the last step to be carried out is one of the further counters (L) is used to stop the generation of binary bit patterns at the end of the test. L e e r s e i t eL e r s e i t e
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0009192A1 (en) * 1978-09-14 1980-04-02 Siemens Aktiengesellschaft Circuit for generating a pulse train for a periodic signal
US4672307A (en) * 1985-12-20 1987-06-09 University Of Southern California Simplified delay testing for LSI circuit faults

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